製品コレクション
MAX® V CPLD
ステータス
Launched
発売日
2010
リソグラフィー
180 nm

リソース

ロジックエレメント (LE)
2210
Equivalent Macrocells
1700
Pin-to-pin Delay
7 ns
User Flash Memory
8 Kb
Logic Convertible To Memory
はい

機能

Internal Oscillator
はい
Fast Power-on Reset
はい
Boundary-scan JTAG
はい
JTAG ISP
はい
Fast Input Registers
はい
Programmable Register Power-up
はい
JTAG Translator
はい
Real-time ISP
はい
MultiVolt I/Os†
1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V, 5.0 V
I/O Power Banks
4
Maximum Output Enables
271
LVTTL/LVCMOS
はい
Emulated LVDS Outputs
はい
32 bit, 66 MHz PCI Compliant
1
Schmitt Triggers
はい
Programmable Slew Rate
はい
Programmable Pull-up Resistors
はい
Programmable GND Pins
はい
Open-drain Outputs
はい
Bus Hold
はい

パッケージの仕様

パッケージオプション
F256, F324
パッケージサイズ
17mm x 17mm, 19mm x 19mm

補足事項

追加情報の URL