製品コレクション
MAX® V CPLD
ステータス
Launched
発売日
2010
リソグラフィー
180 nm

リソース

ロジックエレメント (LE)
80
Equivalent Macrocells
64
Pin-to-pin Delay
7.5 ns
User Flash Memory
8 Kb
Logic Convertible To Memory
はい

機能

Internal Oscillator
はい
Fast Power-on Reset
はい
Boundary-scan JTAG
はい
JTAG ISP
はい
Fast Input Registers
はい
Programmable Register Power-up
はい
JTAG Translator
はい
Real-time ISP
はい
MultiVolt I/Os†
1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V
I/O Power Banks
2
Maximum Output Enables
54
LVTTL/LVCMOS
はい
Emulated LVDS Outputs
はい
Schmitt Triggers
はい
Programmable Slew Rate
はい
Programmable Pull-up Resistors
はい
Programmable GND Pins
はい
Open-drain Outputs
はい
Bus Hold
はい

パッケージの仕様

パッケージオプション
M64, M68, E64, T100
パッケージサイズ
4.5mm, x 4.5mm, 5mm x 5mm, 9mm x 9mm, 16mm x 16mm

補足事項

追加情報の URL