インテル® Stratix® 10 SoC は、インテルの 14nm プロセス・テクノロジーで製造され、クアッドコア ARM* Cortex*-A53 MPCore* のハード・プロセッサー・システムと革新的なインテル® Hyperflex™ FPGA アーキテクチャーにより、性能、電力効率、集積度、システム・インテグレーションにおいて類を見ないアドバンテージを提供します。インテル® Stratix® 10 SoC は前世代の高性能 FPGA と比較して、2 倍の性能向上と最大 70% の低消費電力化を実現します。1

ファミリー製品

利点

FPGA と ARM* プロセッサーを統合したことで、インテル® Stratix® 10 SoC は、5G ワイヤレス通信、ソフトウェア無線、防衛アプリケーション向けの安全なコンピューティング、ネットワーク機能仮想化 (NFV)、データセンターのアクセラレーションにとっての理想的なソリューションを提供します。

生産性を向上するデザイン

設計生産性はインテル® Stratix® 10 SoC アーキテクチャーの開発指針の 1 つです。インテル® Stratix® 10 SoC は、前世代の SoC との完全なソフトウェア互換性、ARM* ソフトウェアおよびツールの広範なエコシステム、改善された FPGA および DSP ハードウェア・デザイン・フローなどを提供します。

  • ソフトウェア開発のための ARM の強力なエコシステム 
  • 28nm Cyclone® V および Arria® V SoC と 20nm インテル® Arria® 10 SoC の完全なソフトウェア互換性
  • 以下を特長とするインテル® Quartus® Prime 開発ソフトウェア:
    • Open Computing Language (OpenCL*) コンパイラーによるハイレベル自動デザインフロー
    • DSP Builder for インテル® FPGA によるモデルベース DSP ハードウェア・デザイン
  • 早期のソフトウェア開発および検証機能を提供するインテル® Stratix® 10 SoC バーチャル・プラットフォーム

   

性能におけるブレークスルーを実現

帯域幅の障壁を解消

  • 最大 30 Gbps のデータレートのトランシーバーを最大 144 個搭載することで、ポート数の多いデザインの場合、前世代 FPGA の 4 倍のシリアル・トランシーバー帯域幅を実現
    • 汎用データ・スイッチング・アプリケーション向け 30 Gbps バックプレーン機能
    • 最先端のインターフェイス規格に対応した最大 56 Gbps のチップ間 / チップ-モジュール間性能
  • ハイブリッド・メモリー・キューブのサポートによる 2.5 Tbps を超えるシリアルメモリー帯域幅
  • DDR4 @ 2666 Mbps のサポートによる 2.3 Tbps を超える並列メモリー・インターフェイス帯域幅

運用コストを削減

  • 消費電力当たり性能に最適化されたクアッドコア ARM* Cortex*-A53 プロセッサー
  • インテル® Stratix® 10 FPGA は、プロセス・テクノロジーにおけるインテルの先進性に基づき、電力効率が非常に高いテクノロジーを提供
    • 前世代のハイエンド FPGA & SoC に比べて消費電力を最大 70 % 削減
    • 単精度浮動小数点演算において最大 80 GFLOPS / W の電力効率

高レベルのシステム・インテグレーション

  • 64 ビット・クアッドコア ARM* Cortex*-A53 により、ハードウェア仮想化、システム管理・監視機能、アクセラレーション・プリプロセシングなどが可能
  • 5.5M ロジックエレメントを搭載した高い集積度を提供するモノリシック FPGA デバイス
  • トランシーバーその他の先進的コンポーネントを統合したヘテロジニアス 3D SiP ソリューション

最適化された FPGA & SoC デザイン・ソフトウェアによって高い設計生産性を実現

  • ARM* Development Studio 5* (DS-5*) Intel® SoC FPGA Edition ツールキットを搭載したインテル® FPGA SoC EDS によるヘテロジニアス・デバッグ、プロファイリング、およびチップ全体の可視化
  • 数百万 LE の FPGA デザインに最適化された新エンジン
    • コンパイル時間を最大 1/8 に短縮
    • デザインのイタレーションを大幅に削減
    • デザインをインテル® Hyperflex™ FPGA アーキテクチャーに最適化する Hyper-Aware デザインフロー
  • SoC FPGA で実装しやすいデザイン環境を提供する、インテル® FPGA SDK for OpenCL™ を使用した C 言語ベースのデザイン入力2
  • インテル® FPGA SDK for OpenCL™ によるヘテロジニアス C 言語ベースのモデリングおよびハードウェア・デザイン

市場投入期間を短縮

  • インテル® Arria® 10 デバイスで開発を開始して、フットプリント互換のインテル® Stratix® 10 デバイスに移行
    • 前世代 SoC とのコード互換性
    • 32 ビット実行モードをサポートする ARM* Cortex*-A53
  • 補完的なインテル® Enpirion® Power SoC により、インテル® Stratix® 10 FPGA & SoC の性能向上、システム消費電力削減、信頼性向上、実装面積縮小、市場投入期間短縮を可能にする完全な検証済みパワー・ソリューションを提供

包括的な高性能 FPGA セキュリティー機能を搭載

  • コンフィグレーション・コードの柔軟なアップデートを可能にするセキュア・デバイス・マネージャー (SDM) を搭載
  • 多要素認証
  • PUF (Physically Unclonable Function)

 

機能

HPS アーキテクチャーにはシステム・メモリー・マネジメント・ユニットが新たに搭載され、プロセッサーおよび FPGA 領域全体にわたってハードウェア仮想化が可能になっています。インテル® Stratix® 10 SoC は、ARM* Cortex*-A53 MPCore* プロセッサーによって一方向 (I/O) キャッシュ・コヒーレンシーを実現するキャッシュ・コヒーレンシー・ユニットを追加します。インテル® Stratix® 10 SoC はさらに、最大 10 TFLOPS のハード化された浮動小数点デジタル信号プロセシング (DSP) ブロック、高速エンベデッド・トランシーバー、ハード・メモリー・コントローラー、およびプロトコル Intellectual Property (IP) コントローラーも搭載し、1 個の高集積パッケージにすべてが統合されています。

 

インテルの 14nm FinFET プロセス・テクノロジーで製造されるインテル® Stratix® 10 SoC は、クアッドコア ARM* Cortex*–A53 プロセッサー・クラスターをベースとするインテルの第 3 世代ハード・プロセッサー・システム (HPS) を搭載しています。しかも、ハード・プロセッサー・システムは豊富なペリフェラル機能を備えており、革新的なインテル® Hyperflex™ FPGA アーキテクチャーと相まって業界最高性能の SoC FPGA 製品ファミリーを実現しています。

インテル® Stratix® 10 SoC ブロック図

HPS: クアッド ARM* Cortex*-A53 ハード・プロセッサー・システム
SDM: セキュア・デバイス・マネージャー
EMIB: Embedded Multi-Die Interconnect Bridge テクノロジー

機能

詳細

プロセッサー

最大 1.5GHz のクアッドコア ARM* Cortex*-A53 プロセッサー

コプロセッサー

単精度および倍精度のベクトル浮動小数点ユニット (VFPU)、各プロセッサーに ARM* Neon™ メディア処理エンジンを搭載

レベル 1 キャッシュ

32 KB L1 命令キャッシュ (パリティー付き)、32 KB L1 データキャッシュ (ECC 対応)

レベル 2 キャッシュ

1MB 共有 L2 キャッシュ (ECC 対応)

オンチップメモリー

256KB オンチップ RAM

システム・メモリー・マネジメント・ユニット

システム・メモリー・マネジメント・ユニットにより、統合メモリーモデルを実現し、FPGA ファブリックに実装されたペリフェラルまでハードウェア仮想化が可能

キャッシュ・コヒーレンシー・ユニット

CCU マスターによる ARM* Cortex*-A53 MPCore* CPU のコヒーレント・メモリーの確認を可能にする単一方向 (I/O) コヒーレンシーを提供。

DMA コントローラー

8 チャネル DMA

イーサネット・メディア・アクセス・コントローラー (EMAC)

3 個の DMA 内蔵 10/100/1000 EMAC

USB On-The-Go (OTG) コントローラー

2 個の DMA 内蔵 USB OTG

UART コントローラー

2 個の 16550 互換 UART

シリアル・ペリフェラル・インターフェイス (SPI) コントローラー

4 個の SPI

I2C コントローラー

5 個の I2C

SD / SDIO / MMC コントローラー

1 個の DMA および CE-ATA サポート eMMC 4.5

NAND フラッシュ・コントローラー

1 個の ONFI 1.0 以降、8/16 ビットサポート

汎用 I/O (GPIO)

最大 48 個のソフトウェア・プログラマブル GPIO

タイマー 4 個の汎用タイマー、4 個のウォッチドッグ・タイマー
システム・マネージャー メモリーマッピングされたコントロールおよびステータスレジスターと、システムレベルの機能やほかの HPS モジュールを制御するロジックを含みます。
リセット・マネージャー HPS および FPGA ファブリックのソースや、モジュール・リセット・コントロール・レジスターに書き込みを行うソフトウェアからのリセット要求に基づき信号をリセットします。
クロック・マネージャー HPS で生成されるすべてのクロックをコンフィグレーションするソフトウェア・プログラマブル・クロック・コントロールを実現します。

デザインツール

インテル® SoC FPGA 用のソフトウェアおよび FPGA デザインの作成に使用できる開発ツールを紹介します。

エコシステム

インテル® SoC FPGA は、エンベデッド・ソフトウェア業界で広範にサポートされている ARM* プロセッサーを中心としています。インテルとエコシステム・パートナーは、各開発ニーズに応じて幅広い選択肢を提供します。

ビデオ

インテル® Stratix® 10 デバイスのデモビデオ

このビデオでは、インテル® Stratix® 10 FPGA の独自のトランシーバー・アーキテクチャーを紹介します。インテルの EMIB テクノロジーにより接続され、バックプレーンで 28 Gbps の動作が可能な H タイル・トランシーバーをご覧ください。

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インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャーでは、2 倍の fMAX 性能を提供します†。1このビデオでは、元のデザインと最適化したデザインを並べて比較します。

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インテル® Stratix® 10 デバイスは、PCIe* とメモリー・コントローラーのハード IP ブロックを搭載しています。Avalon* Memory Mapped 機能と Direct Memory Access (DMA) 機能を組み合わせることで、高性能のリファレンス・デザインを作成できます。

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ドキュメントとサポート


インテル® Stratix® 10 SoC FPGA のデザインに関する技術ドキュメント、ビデオ、トレーニング・コースを用意しています。

免責事項

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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。

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