インテル® Stratix® 10 SoC は、クアッドコア Arm* Cortex*-A53 MPCore* のハード・プロセッサー・システムと革新的なインテル® Hyperflex™ FPGA アーキテクチャーにより、組込みアプリケーションに必要とされるパフォーマンス、電力効率、集積度、システム・インテグレーションを実現します。

機能と利点

高レベルのシステム・インテグレーション

インテル® Stratix® 10 SoC は、ARM* エコシステムの USR を強力にサポートします。ARM の次世代 64 ビット・アーキテクチャー (ARMv8) は、ハードウェア・バーチャライゼーション、システムの管理機能 / 監視機能、アクセラレーション・プリプロセシングを可能にします。ARM* Cortex-A53* プロセッサーは、32 ビット実行モードや、広く普及しているオペレーティング・システム (Linux*、Wind River の VxWorks*、Micrium の uC/OS-II*、uC/OS-III* など) 向けのボード・サポート・パッケージをサポートしています。

最適化された FPGA & SoC デザイン・ソフトウェアによって設計者の生産性を向上

インテル® Stratix® 10 SoC 仮想プラットフォームの新しいエンジンは、数百万のロジックエレメント (LE) FPGA 設計向けに最適化されており、設計における反復的な作業を低減します。早い段階でのソフトウェア開発および検証を可能にし、インテル® FPGA SDK for OpenCL™ を使用した C 言語ベースの設計エントリーにより、SoC FPGA で実装しやすい設計環境を実現します。ARM* Development Studio 5* (DS-5*) Intel® SoC FPGA Edition ツールキットを備えたインテル® FPGA SoC FPGA EDS による、ヘテロジニアス・デバッグ、プロファイリング、チップ全体の可視化。

インテル® Stratix® 10 SoC ブロック図

HPS: クアッド Arm* Cortex*-A53 ハード・プロセッサー・システム
SDM: セキュア・デバイス・マネージャー
EMIB: Embedded Multi-Die Interconnect Bridge テクノロジー

機能

詳細

プロセッサー

最大 1.5GHz のクアッドコア Arm* Cortex*-A53 MPCore* プロセッサー

コプロセッサー

単精度および倍精度のベクトル浮動小数点ユニット (VFPU)、各プロセッサーに Arm* Neon™ メディア処理エンジンを搭載

レベル 1 キャッシュ

32 KB L1 命令キャッシュ (パリティー付き)、32 KB L1 データキャッシュ (ECC 対応)

レベル 2 キャッシュ

1MB 共有 L2 キャッシュ (ECC 対応)

オンチップメモリー

256KB オンチップ RAM

システム・メモリー・マネジメント・ユニット

システム・メモリー・マネジメント・ユニットにより、統合メモリーモデルを実現し、FPGA ファブリックに実装されたペリフェラルまでハードウェア仮想化が可能

キャッシュ・コヒーレンシー・ユニット

CCU マスターによる ARM* Cortex*-A53 MPCore* CPU のコヒーレント・メモリーの確認を可能にする単一方向 (I/O) コヒーレンシーを実現

DMA コントローラー

8 チャネル DMA

イーサネット・メディア・アクセス・コントローラー (EMAC)

3 個の DMA 内蔵 10/100/1000 EMAC

USB On-The-Go (OTG) コントローラー

2 個の DMA 内蔵 USB OTG

UART コントローラー

2 個の 16550 互換 UART

シリアル・ペリフェラル・インターフェイス (SPI) コントローラー

4 個の SPI

I2C コントローラー

5 個の I2C

SD / SDIO / MMC コントローラー

1 個の DMA および CE-ATA サポート eMMC 4.5

NAND フラッシュ・コントローラー

1 個の ONFI 1.0 以降、8/16 ビットサポート

汎用 I/O (GPIO)

最大 48 個のソフトウェア・プログラマブル GPIO

タイマー 4 個の汎用タイマー、4 個のウォッチドッグ・タイマー
システム・マネージャー メモリーマッピングされたコントロールおよびステータスレジスターと、システムレベルの機能やほかの HPS モジュールを制御するロジックを採用
リセット・マネージャー HPS および FPGA ファブリックのソースや、モジュール・リセット・コントロール・レジスターに書き込みを行うソフトウェアからのリセット要求に基づき信号をリセット
クロック・マネージャー HPS で生成されるすべてのクロックをコンフィグレーションするソフトウェア・プログラマブル・クロック・コントロールを実現

インテル® Enpirion® 電源ソリューション

インテル® Enpirion® 電源ソリューションは、インテル® FPGA/CPLD/SoC 向けに開発され、検証済みの高周波 DC-DC 降圧コンバーターです。この堅牢で使いやすい電源モジュールは、これまで電源の構築に必要だったコンポーネントのほとんどすべてを統合したものであり、ボード面積の削減と設計プロセスの簡素化を実現します。

詳細

デザインツール

インテル® SoC FPGA 用のソフトウェアおよび FPGA デザインの作成に使用できる開発ツールを紹介します。

エコシステム

インテル® SoC FPGA は、ARM* プロセッサーをベースとしており、Arm* のエコシステムの強みを継承しています。インテルとエコシステム・パートナーは、各開発ニーズに応じて幅広い選択肢を提供します。

ビデオ

インテル® Stratix® 10 デバイスのデモビデオ

28G トランシーバー

このビデオでは、インテル® Stratix® 10 FPGA の独自のトランシーバー・アーキテクチャーを紹介します。インテルの EMIB テクノロジーにより接続され、バックプレーンで 28 Gbps の動作が可能な H タイル・トランシーバーをご覧ください。

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インテル® Hyperflex™ FPGA アーキテクチャー

インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャーでは、2 倍の Fmax 性能を提供します。1 このビデオでは、元のデザインと最適化したデザインを並べて比較します。

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PCIe* Gen3 - DDR4 SDRAM 間 DMA 転送

インテル® Stratix® 10 デバイスは、PCI Express* (PCIe*) およびメモリー・コントローラーのハード IP ブロックを搭載しています。Avalon* Memory Mapped インターフェイス機能と Direct Memory Access (DMA) 機能を組み合わせることで、高性能のリファレンス・デザインを作成できます。

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ドキュメントとサポート


インテル® Stratix® 10 デバイスに関する技術ドキュメント、ビデオ、トレーニング・コースを用意しています。

免責事項

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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。