インテル® Stratix® 10 DX FPGA および SoC により、キャッシュ・コヒーレント・アクセラレーター、クラウド・サービス・プロバイダー (CSP) 向けカスタムサーバー、パフォーマンスが向上した SmartNIC など、次世代の高帯域幅アプリケーションが実現可能になります。インテル® ウルトラ・パス・インターコネクト (インテル® UPI) をサポートする初の FPGA です。将来の一部のインテル® Xeon® スケーラブル・プロセッサーに直接コヒーレント接続できます。また、PCIe* Gen4 x16 インターフェイス (16 GT/s) 対応による高速接続を提供し、一部のインテル® Optane™ DC パーシステント・メモリーをサポートします。

機能と利点

Gen4 により、最大で 2 倍以上の PCIe* 帯域幅を実現 1

将来的には一部のインテル® Xeon® スケーラブル・プロセッサーへのコヒーレント接続、および PCI Express* のハード IP ブロックおよびソフト IP ブロックによる高速接続で、レーン当たり最大 Gen4 x16 に対応予定 (16 GT/s)。ポート分岐は、2x8 エンドポイント・モードまたは 4x4 ルートポート・モード。

UPI でコヒーレント接続する際のレイテンシーを最大 37% 低減 2 3

11.2 GT/s で最大 20 レーンのインテル® ウルトラ・パス・インターコネクト (インテル® UPI) ハード IP で、将来の一部のインテル® Xeon® スケーラブル・プロセッサーに直接キャッシュ・コヒーレント接続。

HBM2、SoC*、一部のインテル® Optane™ DC パーシステント・メモリーをサポート

インテル® Stratix® 10 DX デバイス・ファミリーには、高帯域幅メモリー 2 (HBM2) DRAM (帯域幅 512 Gbps) を最大 8 GB、または 64 ビットのクアッドコア Arm* Cortex*-A53 ハード・プロセッサー・サブシステムが搭載され、一部のインテル® Optane™ DC パーシステント・メモリーに対応しています。

未来のネットワーキングの実現

インテル® Stratix® 10 DX デバイスは、デュアルモード変調方式、57.8 Gbps PAM 4、28.9 Gbps NRZ をサポートしています。次世代データ・インフラストラクチャーの早期導入が可能なうえ、ネットワーク機能バーチャライゼーション、クラウド・コンピューティング、5G ワイヤレス業界の既存のインフラストラクチャーと下位互換性があります。

インテル® Stratix® 10 DX FPGA の概要

高帯域幅および進化を続けるデータセンターの要件を実現する、インテル® Stratix® 10 DX FPGA がリリースされました。インテル® ウルトラ・パス・インターコネクト (インテル® UPI)、PCIe* Gen4 x16、一部のインテル® Optane™ DC パーシステント・メモリー DIMM をサポートする初の FPGA です。詳細はこちらのビデオをご覧ください。

インテル® Enpirion® 電源ソリューション

インテル® Enpirion® 電源ソリューションは、インテル® FPGA/CPLD/SoC 向けに開発され、検証済みの高周波 DC-DC 降圧コンバーターです。この堅牢で使いやすい電源モジュールは、これまで電源の構築に必要だったコンポーネントのほとんどすべてを統合したものであり、ボード面積の削減と設計プロセスの簡素化を実現します。

詳細

アプリケーション

SmartNIC アクセラレーション

•仮想スイッチ•暗号化•圧縮

メモリーの拡張

•インメモリー・データベース•クラウド・オーケストレーション•検索•分析

データセンターの分割

•DL CNN 推論•機械学習•リアルタイムのトランスコーディング•アルゴリズムの移行

ドキュメントとサポート


インテル® Stratix® 10 デバイスに関する技術ドキュメント、ビデオ、トレーニング・コースを用意しています。

免責事項

1 PCIe* Gen.3 と PCIe* Gen.4 の理論ピーク性能の比較、PCI-SIG 仕様に基づく
2

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。

3 インテル® Stratix® 10 DX FPGA、UPI と PCIe* を比較、推定ラウンドトリップ・レイテンシー、インテルの社内テストの結果に基づく