インテル® FPGA IP 認証
インテルは、インテル® FPGA ツールやインターフェイス仕様とシームレスに連携する Intellectual Property (IP) コアの提供し、ユーザーが迅速かつ容易に設計を完了できるよう努めています。インテルでは、IP コアに以下の認証から 1 つまたは複数を与えることがあります。
プラットフォーム・デザイナー準拠
プラットフォーム・デザイナー準拠認証は、インテル® Quartus® II ソフトウェアおよびインテル® Quartus® Prime 開発ソフトウェアに含まれるプラットフォーム・デザイナーとシームレスに連携する Intellectual Property (IP) コアに与えられます。プラットフォーム・デザイナー準拠のコアは、Avalon® Memory-Mapped (Avalon-MM)、Avalon Streaming (Avalon-ST)、ARM* AXI3*、AXI4*、AXI4-lite*、AXI4 Stream*、APB*、AHB* などの、業界標準のインターコネクト・インターフェイスに対応しています。
提供状況
プラットフォーム・デザイナー準拠 IP コアの最新リストについては、オンライン IP カタログをご覧ください。
プラットフォーム・デザイナー準拠 IP コアの提供内容
プラットフォーム・デザイナー準拠認証を取得するには、IP コアが以下の要件を満たす必要があります。
- 上記の業界標準インターコネクト・インターフェイスのいずれかを介して、システム・インターコネクト・ファブリックに接続
- hw.tcl を介しプラットフォーム・デザイナーとのプラグ・アンド・プレイ連携
インテル® FPGA デザイン・ソリューション・ネットワークのメンバーは、上記の要件を満たしていれば、自社の IP コアに対してプラットフォーム・デザイナー準拠認証を取得できます。
検証の概要
プラットフォーム・デザイナー準拠の IP コアは、Avalon-ST または Avalon-MM の各インターフェイス上の Avalon Monitor コンポーネントで検証され、プロトコル違反はありません。
ハードウェアのデザイン例
また、この IP コアはプラットフォーム・デザイナーで作成されたデザイン例を含み、IP コアとプラットフォーム・デザイナーの正しい相互作用を示します。
DSP Builder Ready
インテルは、DSP Builder for インテル® FPGA 対応 ソフトウェアとプラグ・アンド・プレイ連携する IP コアに対して、DSP Builder Ready 認証を付与します。DSP Builder for インテル® FPGA 対応 は、アルゴリズムに適した開発環境における DSP 設計のハードウェア表現の作成を助け、デジタル信号処理 (DSP) の設計サイクルを短縮します。既存の MATLAB/Simulink ブロックを DSP Builder for インテル® FPGA 対応 やインテル® FPGA IP ブロックと組み合わせて、システムレベルの仕様の検証や、ハードウェア実装を生成できます。DSP Builder Ready の IP をインストールすると、Simulink のライブラリー・ブラウザー中の DSP Builder for インテル® FPGA 対応 ブロックセット内に符号が表示されます。
I-Tested
競争が激化する市場において、ハードウェア設計者は、業界標準のプロトコルやインターフェイスを実装するための設計ではなく、製品を強化し差別化するための設計に時間と労力を注ぐ必要があります。そのため、標準的なプロトコルやインターフェイスのロジックのニーズを満たす方法として、ドロップインの Intellectual Property (IP) コアが普及しました。IP コアが複雑なプロトコルの機能要件や、インターフェイスのクリティカルな I/O タイミング要件を満たすことを確認するには、ハードウェア検証を行う必要があります。
インテルは、必要なプロトコルに従って相互接続性を確保するために必要な ASSP、ハードウェア・コンポーネント、またはテスト機器を使用して、評価ボード上のインテル® FPGA で検証されたインテル® FPGA IP またはインテル® FPGA デザイン・ソリューション・ネットワーク・メンバーの IP コアに対して、interoperability (相互接続性) テスト済み、つまり I-Tested 認証を付与しています。
提供状況
I-Tested 認証 IP コアの最新リストについては、オンライン IP カタログをご覧ください。
I-Tested コアの提供内容
インテルでは、I-Tested 認証を付与するにあたり、IP コアに以下の内容を要求しています。
- 評価ボード上のインテル® FPGA における相互接続性テストの成功
- ボードには、IP コアが管理するプロトコルを検証するために、他の業界標準コンポーネントやオフボード・インターフェイス (標準的なハードウェア・テスト機器など) を含める必要があります。コアは、少なくとも標準的な構成とパラメーター、および標準的なパフォーマンス目標でテストする必要があります。
- ハードウェア・プラットフォームの説明
- コアのドキュメントには、使用するコンポーネントのタイプなど、使用するハードウェア・プラットフォームの説明を含める必要があります。
- 相互接続性テストのプロセスに関する文書
- コアのドキュメントには、実施したテストの説明を記載する必要があります。また、必要に応じてテスト結果の詳細を記載する場合もあります。
関連情報
IP のご紹介
ニーズに合った Altera® FPGA Intellectual Property コアをお探しください。
テクニカルサポート
この IP コアの技術サポートについては、サポートリソースまたはインテル® プレミア・サポートをご覧ください。また、ナレッジセンターおよびコミュニティーで、この機能に関連するトピックを検索することもできます。
IP の評価と購入
Altera® FPGA Intellectual Property コアの評価モードと購入情報。
Altera® FPGA IP を使用した設計
Altera® FPGA 向けに最適化された多様な既製コアを提供する Altera® FPGA Intellectual Property (IP) を使用した設計の詳細をご覧ください。
IP ベース・スイート
インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションまたはプロ・エディションのアクティブライセンスを含む、無料の Altera® FPGA IP コアライセンス。
デザイン例
Altera® FPGA デバイスのデザイン例とリファレンス・デザインをダウンロードしてください。
セールスへのお問い合わせ
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