インテル® の 28 nm Stratix® V FPGA は、高い帯域幅、高レベルのシステム・インテグレーション、卓越した柔軟性を実現すると同時に、ハイエンド・アプリケーション向けにコスト削減と低いトータル消費電力を実現します。

アーキテクチャー

機能の概要

機能 Stratix® V E FPGA Stratix® V GS FPGA Stratix® V GX FPGA Stratix® V GT
FPGA
高性能アダプティブ・ロジック・モジュール (ALM) 359,200 262,400 359,200 234,720
高精度 DSP ブロック (18x18) 704 3,926 798 512
M20K メモリーブロック数 2,640 2,567 2,660 2,560
外部メモリー・インターフェイス
パーシャル・リコンフィグレーション
フラクショナル・フェーズロック・ループ (PLL) 数
デザイン・セキュリティー
Single Event Upset (SEU) の緩和
PCI Express* Gen3、Gen2、Gen1 ハード IP ブロック   2 (最大) 4 (最大) 1
エンベデッド・ハード IP ブロック  
トランシーバー (データレート / トランシーバー・チャネル数)   14.1 Gbps / 48 14.1 Gbps / 66 28.05 Gbps / 4
12.5 Gbps / 32

Stratix® V FPGA ファミリーには、以下のタイプがあります。

  • Stratix® V GX FPGA (トランシーバー内蔵): 14.1 Gbps で動作する最大 66 個の全二重トランシーバー (933 MHz で動作する最大 6 個の 72 ビット DIMM DDR3 メモリー・インターフェイス搭載)
  • Stratix® V GS FPGA (トランシーバー内蔵で、より多くのデジタル信号処理 (DSP) 機能を装備): 最大 3,926 個の 18x18 ビットの高性能可変精度マルチプライヤー、14.1 Gbps で動作する最大 48 個の全二重トランシーバー (933 MHz で動作する最大 6 個の 72 ビット DIMM DDR3 メモリー・インターフェイス搭載)
  • Stratix® V GT FPGA (トランシーバー内蔵): 28 Gbps で動作する最大 4 個のトランシーバー、12.5 Gbps で動作する最大 32 個の全二重トランシーバー (933 MHz で動作する最大 4 個の 72 ビット DIMM DDR3 メモリー・インターフェイス搭載)
  • Stratix® V E FPGA: 最大 950K 相当のロジック、52 メガビット (MB) の RAM、704 個の 18 x 18 ビット高性能、可変精度マルチプライヤー、840 個の I/O

Stratix® V FPGA の参照リンク