Stratix® V FPGA は、さまざまな業界のアプリケーションが抱えるデザイン課題を解決します。

100 ギガビット OTN (オプティカル・トランスポート・ネットワーク) 向け多重化トランスポンダー

  • 操作性に優れたパーシャル・リコンフィグレーションと 600 Mbps から 14.1 Gbps までの連続したデータ帯域を持つシリアル・トランシーバーによる、マルチ・スタンダード・クライアント・インターフェイスの実現
  • 最大 44 個の独立した送信クロックドメインを持つ柔軟性に優れたクロッキング機能
  • オプティカル・モジュール (SFP+、SFP、QSFP、CFP) のダイレクトドライブを実現する、トランシーバーに統合された電子離散補償 (EDC) 機能
  • 次世代のオプティカル・インターフェイス向け 28.05 Gbps トランシーバー
  • 外部の電圧制御水晶発振器 (VCXO: Voltage-Controlled Crystal Oscillator) を置き換える先進的な fPLL
  • 詳細については、ホワイトペーパー「Enabling 100-Gbit OTN Muxponder Solutions on 28-nm FPGAs」(PDF、英語) を参照

100 ギガビット・イーサネット (GbE) ライン・カード

クロスバーおよびバックプレーン・スイッチ・ファブリック

  • 600 Mbps から 14.1 Gbps までの連続データレートで動作する 66 個の独立したトランシーバーによる高帯域幅の実現
  • 先進的な内蔵シグナル・コンディショニング回路による、10GBASE-KR バックプレーンのダイレクトドライブの実現
  • パーシャル・リコンフィグレーションおよびダイナミック・リコンフィグレーションによる多様なラインカード・インターフェイスのサポート
  • 高い集積度による、スケジューリング・ファンクションの実装の最適化
  • 詳細については、ホワイトペーパー「Integrating 100-GbE Switching Solutions on 28-nm FPGAs」(PDF、英語) を参照

防衛用レーダー・アプリケーション

  • 最大 1.25 TFLOPS の浮動小数点乗算
  • 最大 2.5 TMAC の信号処理帯域幅
  • SEU (Single Event Upset) の自動検出および自動訂正
  • 強化された Advanced Encryption Standard (AES) アルゴリズムと 256 ビット揮発性 / 不揮発性キーによるデザイン・セキュリティー
  • DSP Builder for インテル® FPGA アドバンスト・ブロックセットとインクリメンタル・コンパイル機能など、インテル® Quartus® Prime 開発ソフトウェアによる生産性向上
  • 詳細については、インテルの防衛機器およびレーダー・センサー・ソリューションを参照

RF カードとチャネルカード

  • 1 チャネル当たりスループットの向上とデータチャネル数の削減による、ボード面積、消費電力、コストの削減
  • より高度な集積化による、システム遅延の低減、システム性能の改善、および信頼性の向上
  • DSP / ロジック比率およびメモリー / ロジック比率を生かしたデザインの差別化
  • 競合製品に比べて高い MIMO および帯域幅

スタジオ・ビデオ・サーバー

  • シリアル・デジタル・インターフェイス (SDI) ソリューション
  • 操作性に優れたパーシャル・リコンフィグレーションによる、複数の CODEC のサポート
  • ネイティブで 10 ビットをサポートする優れたメモリーデザイン
  • 高い乗算器 / ロジック比率およびメモリー / ロジック比率による効率的なビデオ処理
  • CODEC および 1080p ビデオ・フレームワーク IP コアによる完全なソリューション

Stratix® V FPGA の参照リンク