インテルの 28nm Stratix® V FPGA は、ハイエンド・アプリケーション向けの高帯域幅、高レベルのシステム・インテグレーション、卓越した柔軟性を実現します。

ファミリー製品

40G / 100G / 400G アプリケーションなど、超広帯域幅および超高性能を必要とする 28.05 Gbps トランシーバーを使用するアプリケーションに最適化。

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バックプレーンおよびチップ間とチップモジュール間を最大 14.1 Gbps でサポートするトランシーバー内蔵。高性能、広帯域幅アプリケーションに最適化。

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バックプレーンおよびチップ間とチップモジュール間を最大 14.1 Gbps でサポートするトランシーバー内蔵。多数の可変精度デジタル信号処理 (DSP) を必要とする高性能アプリケーションに最適化。

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最高性能のロジック・ファブリックを 952K ロジックエレメント以上集積し、ASIC のプロトタイピング用に最適化。

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利点

低消費電力トランシーバーで画期的なバンド幅を実現

  • 前世代デバイスと比較してトランシーバー消費電力が最大 50% 低減された、統合 28.05 Gbps および 14.1 Gbps トランシーバー
  • 933 MHz で動作する最大 6 個の x72 DDR3 メモリー・インターフェイス
  • 2.5 TMAC の DSP 性能
  • PCI Express* Gen3 / 2 / 1 ハード Intellectual Property (IP) のサポート

シングルチップで高度なインテグレーションを実現し、コストを削減

  • 最大 14.3M ASIC ゲートあるいは最大 1.19M ロジックエレメント相当のロジックを提供する Embedded Hard IP Block により、コストおよび消費電力を犠牲にすることなく、集積度を倍増させることが可能。これらのブロックは、PCI Express* Gen3 / 2 / 1 のようなインターフェイス・プロトコルおよび 40G / 100G / 400G のような特定アプリケーション向けファンクションなどの、標準的ファンクションまたはロジック比率の高いファンクションをハードウェア化
  • ボード面積、システムコストおよび消費電力を最小限に抑え、FPGA を小型化できる、パーシャル・リコンフィグレーション
  • クロックの柔軟性を高め、ボード上の電圧制御水晶オシレーター (VCXO) の置き換えも可能なフラクショナル・フェーズロック・ループ (fPLL)
  • 外部 PHY が不要で、光モジュールに直接接続することが可能な、トランシーバーの統合 EDC (電子分散補償) 機能

デザインにおける卓越した柔軟性

  • コアの機能をオンザフライに変更することができる、微細で使いやすいパーシャル・リコンフィグレーション
  • 複数のプロトコル、データレートおよびフィジカル・メディア・アタッチメント (PMA) 設定を簡単にサポートできる、ダイナミック・リコンフィグレーションが可能なトランシーバー
  • アプリケーション内の既存の PCI Express* リンクを使用することで、設計の複雑さを軽減できる CvP (プロトコル経由コンフィグレーション) 手法

システム消費電力の低減

Stratix® V FPGA はキー・テクノロジーの使用により前世代と比較して、消費電力を最大 30 % 低減。

  • コア性能を犠牲にすることなく消費電力を低減できるプログラマブル・パワー・テクノロジー
  • TSMC の 28nm High-K メタルゲート高性能プロセスを採用し、独自に低消費電力化
  • 0.85V / 0.9V コア電圧
  • パーシャル・リコンフィグレーション
  • Embedded IP Block を含む、コアおよびトランシーバーにおけるハード IP

機能

インテルのトランシーバーは、システム帯域幅、消費電力、ビット・エラー・レート (BER) の要件を満たす確かな実績を持っています。このテクノロジー・リーダーシップは、28nm Stratix® V FPGA のトランシーバーにも発揮されています。

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Stratix® V FPGA を使用すると、デザインのほかの部分を動作させたままで、コア機能およびトランシーバー機能を容易に変更できます。

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Stratix® V FPGA は、高いシステム・インテグレーションを実現しているため、小規模 FPGA でも機能性が向上し、消費電力とコストが削減されます。ここでは、高いレベルのインテグレーションを可能にするいくつかの技術革新について説明します。

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fPLL (フラクショナル・フェーズロック・ループ) は、前世代のインテルの PLL で利用可能なすべての機能を提供します。フラクショナル PLL (fPLL) は、インテルの 28 nm デバイスの Stratix® V FPGA、Arria® V FPGA、Cyclone® V FPGA に含まれます。

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デザインツール

インテル® Quartus® Prime 開発ソフトウェア

インテル® Quartus® Prime 開発ソフトウェアは、ハイエンド FPGA デザインに対して高性能、高いロジック使用率、短いコンパイル時間を提供します。

インテル® Quartus® Prime 開発ソフトウェアを今すぐダウンロード

Stratix® V FPGA 開発キットを使って始める

インテルは、Stratix® V FPGA を搭載した開発キットを提供しています。これらのキットは、フル FPGA デザインを開発し、システム環境内でそれらをテストするために必要なすべてのハードウェアおよびソフトウェアを含む完全な設計環境を提供します。

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DSP 設計入門

DSP 開発キット、Stratix® V エディションは高い DSP 性能を必要とする FPGA デザインの開発を今すぐ始めるのに必要なすべてのハードウェアとソフトウェアを含む完全なデザイン環境を提供します。DSP 開発キット、Stratix® V エディションには、5SGSMD5N デバイスとインテル® Quartus® Prime 設計ソフトウェアの 1 年間のライセンスが含まれています。

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システムボード設計

ボード設計を今すぐ開始できます。

リファレンス・デザイン

Stratix® IV FPGA キットでは、さまざまなデザイン例とリファレンス・デザインを利用できます。

アプリケーション

操作性に優れたパーシャル・リコンフィグレーションと 600 Mbps から 14.1 Gbps までの連続したデータ帯域を持つシリアル・トランシーバーによる、マルチ・スタンダード・クライアント・インターフェイスの実現

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40 GbE、100 GbE、Interlaken の最高集積度およびハード PCS ブロックを介した高度なシステム・インテグレーション

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600 Mbps から 14.1 Gbps までの連続データレートで動作する 66 個の独立したトランシーバーによる高帯域幅の実現

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最大 1.25 TFLOPS の浮動小数点乗算

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1 チャネル当たりスループットの向上とデータチャネル数の削減による、ボード面積、消費電力、コストの削減

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シリアル・デジタル・インターフェイス (SDI) ソリューション

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ドキュメントとサポート


Stratix® V FPGA デザインに関する技術ドキュメント、ビデオ、トレーニング・コースをご用意しています。