インテル® Stratix® 10 FPGA & SoC は、性能、電力効率、集積度、およびシステム・インテグレーションにおいて、業界でも前例のないブレークスルー・アドバンテージをもたらします。革新的なインテル® Hyperflex™ FPGA アーキテクチャーを搭載し、インテル® 14 nm トライゲート・プロセスで製造されるインテル® Stratix®10 デバイスは、前世代の高性能 FPGA に比べ 2 倍のコア性能向上と最大 70 % の消費電力削減を実現します。1

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ファミリー製品

インテル® Stratix® 10 GX FPGA

インテル® Stratix® 10 GX FPGA は、最大 10 TFLOPS の浮動小数点演算能力と、チップ - モジュール間アプリケーション、チップ間アプリケーション、およびバックボーン・アプリケーション向けの最大 28.3 Gbps トランシーバー・サポートを備えた高スループット・システムの高性能要求を満たすことを目的として設計されています。

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インテル® Stratix® 10 SX SoC FPGA

インテル® Stratix® 10 SX SoC FPGA は、インテル® Stratix® 10 GX デバイスのすべての機能に加え、あらゆる集積度で利用可能な 64 ビット・クアッドコア ARM* Cortex*-A53 プロセッサーを搭載したハード・プロセッサー・システムが特長です。

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インテル® Stratix® 10 TX FPGA

インテル® Stratix® 10 TX FPGA は、H および E トランシーバー・タイルを組み合わせて業界で最も進んだトランシーバー機能を提供します。E タイルはデュアルモード・トランシーバーの機能を提供し、1 つのトランシーバー・チャネルを最大 56 Gbps (PAM4 モードの場合)、または最大 30 Gbps (NRZ モードの場合) で動作できるようにします。インテル® Stratix® 10 TX FPGA はまた、Stratix® GX & SX バージョンのその他のブレークスルー・イノベーションもサポートしています。

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インテル® Stratix® 10 MX FPGA

インテル® Stratix® 10 MX FPGA は、パッケージ内に 3D スタック高帯域幅メモリー 2 (HBM2) を収容してインテル® Stratix® 10 FPGA & SoC のプログラマビリティーとフレキシビリティーを兼ね備えています。インテル® Stratix® 10 MX FPGA は H および E トランシーバー・タイルの両方をサポートします。

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利点

インテル® Stratix® 10 デバイスは、ワイヤーライン / ワイヤレス通信、コンピューティング、ストレージ、防衛機器、放送機器、医療機器、テスト & 計測機器のエンドマーケットにおける次世代高性能システムの設計課題に対処します。

高い性能を発揮する FPGA & SoC

  • 2 倍のコア性能向上を実現する画期的なインテル® Hyperflex™ FPGA アーキテクチャー。1
  • 最大 10 TFLOPS の単精度浮動小数点 DSP 性能。
  • 最大 1.5 GHz のクアッドコア 64 ビット ARM* Cortex*-A53 ハード・プロセッサー・サブシステム。

運用コストを削減

インテル® Stratix® 10 FPGA は、プロセス・テクノロジーにおけるインテルの先進性に基づき、電力効率が非常に高いテクノロジーを提供します。

  • 前世代のハイエンド FPGA & SoC に比べて消費電力を最大 70% 削減。1
  • 単精度浮動小数点演算において最大 80 GFLOPs/W の電力効率。
  • 消費電力当たり性能に最適化されたクアッドコア ARM* Cortex*-A53 プロセッサー。

帯域幅の障壁を解消

従来世代の FPGA の 7 倍の帯域幅を提供する、最大 56 Gbps のデータレートを実現するトランシーバー・タイル (L、H、および E タイル)。1

  • デュアルモード・トランシーバー (E タイル) は、最大 56 Gbps の PAM4 と 30 Gbps の NRZ をサポート。
  • 単一パッケージに最大 144 個の全二重トランシーバーを搭載。
  • Hybrid Memory Cube のサポートによる 2.5 Tbps を超えるシリアルメモリー帯域幅。
  • DDR4 @ 2666 Mbps のサポートによる 2.3 Tbps を超える並列メモリー・インターフェイス帯域幅。

最高レベルのシステム・インテグレーション

  • 5.5M ロジックエレメントを搭載した業界最高集積度のモノリシック FPGA デバイス。
  • トランシーバーその他の先進的コンポーネントを統合したヘテロジニアス 3D SiP ソリューション。
  • 64 ビット・クアッドコア ARM* Cortex*-A53 により、ハードウェア仮想化、システム管理・監視機能、アクセラレーション・プリプロセシングなどが可能。

機能

インテル® HyperFlex™ FPGA アーキテクチャー

インテル® Stratix® 10 FPGA & SoC は、次世代システムが直面する種々の課題に取り組むための新しいインテル® Hyperflex™ FPGA アーキテクチャーを備えています。このアーキテクチャーにより、前世代のハイエンド FPGA の 2 倍のクロック周波数性能と最大 70 % の消費電力削減を実現します。1

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ヘテロジニアス 3D インテグレーション

インテル® Stratix® 10 FPGA & SoC は、ヘテロジニアス 3D システムインパッケージ (SiP) インテグレーション・テクノロジーにより、1 つのパッケージでモノリシック FPGA コア・ファブリックを 3D SiP トランシーバー・タイルなどの高度なコンポーネントと統合します。

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トランシーバー

インテル® Stratix® 10 FPGA & SoC は、革新的なヘテロジニアス 3D システムインパッケージ (SiP) トランシーバーの導入により、トランシーバー・テクノロジーの新しい時代の扉を開きます。

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外部メモリー・インターフェイス

インテル® Stratix® 10 デバイスは、シリアル・インターフェイスやパラレル・インターフェイスをはじめ、クラス最高のメモリー・インターフェイス・サポートを提供します。

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セキュア・デバイス・マネージャー

インテル® Stratix® 10 デバイスファミリーは、すべての集積度、およびデバイス・ファミリー・バージョンで利用できる新しいセキュア・デバイス・マネージャー (SDM) を導入します。

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DSP

インテル® Stratix® 10 デバイスでは、DSP デザインで最大 10 TFLOPS の IEEE-754 単精度浮動小数点処理を実現できます。

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SEU の緩和

SEU (Single event upset) は、放射線の影響により稀に発生する内部メモリーエレメントの予期せぬ状態変化です。

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ハード・プロセッサー・システム

インテルの SoC FPGA 分野でのリーダーシップを土台に構築されたインテル® Stratix® 10 SoC には、次世代ハード・プロセッサー・システム (HPS) が含まれており、業界最高の性能と電力効率の SoC FPGA を提供します。

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デザインツール

対応するデザインツールが、ハイエンドの FPGA 設計において高性能、高いロジック使用率、短いコンパイル時間を提供します。

インテル® Quartus® Prime 開発ソフトウェア

インテル® Quartus® Prime 開発ソフトウェアは、FPGA、CPLD、そして SoC デザインのすべてのフェーズに対して完全なマルチプラットフォーム・デザイン環境を提供するとともに、 FPGA、CPLD、および SoC に対し高い性能および設計生産性を提供します。

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Fast Forward Compile 機能

インテル® Stratix® 10 FPGA は、コア性能を飛躍的に向上させます。ユーザーはインテル® Hyperflex™ FPGA アーキテクチャーの革新的な機能を利用してデザイン性能の制限をなくし、従来世代の FPGA アーキテクチャーでは不可能であった、飛躍的に向上した性能レベルを達成できます。

インテル® FPGA SDK for OpenCL™

インテル® FPGA SDK for OpenCL™ は、オープン・スタンダードの並列プログラミング言語である Open Computing Language (OpenCL*) と FPGA の並列実行機能を組み合わせることにより、強力なシステム高速化ソリューションを実現します。 

OpenCL および OpenCL ロゴは Apple Inc. の商標であり、Khronos の許可を得て使用しています。2

アプリケーション

ASIC プロトタイピング

モノリシック FPGA ファブリックを使用してデザイン・パーティショニングの複雑さを軽減することにより、生産性を向上。

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サイバー・セキュリティー

900 MHz を超える fMAX により、サポートされているすべてのプロトコルをラインレートでモニタリング可能。

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データセンターの高速化

インテル® Hyperflex™ FPGA アーキテクチャーは最大 1 GHz の性能を提供し、アルゴリズム・スループットのブレークスルーを実現。

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ワイヤーライン通信

インテル® Hyperflex™ FPGA アーキテクチャーを使用し、400 G イーサネットを可能にする 700 MHz を超える fMAX。

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レーダー

最大 10 TFLOPS の IEEE 754 に準拠する単精度浮動小数点性能が、数分の 1 の消費電力で GPU クラスの性能を実現。

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OTN / データセンター・インターコネクト

ヘテロジニアス 3D システムインパッケージ (SiP) によるトランシーバー・タイルの統合が、30G バックプレーンのサポートと 56G のデータレートへのパスを実現。

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ビデオ

インテル® Stratix® 10 デバイスのデモビデオ

28G トランシーバー

このビデオでは、インテル® Stratix® 10 FPGA の独自のトランシーバー・アーキテクチャーを紹介します。インテルの EMIB テクノロジーにより接続され、バックプレーンで 28 Gbps の動作が可能な H タイル・トランシーバーをご覧ください。

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インテル® Hyperflex™ アーキテクチャー

インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャーでは、2 倍の fMAX 性能* を提供します。このビデオでは、元のデザインと最適化したデザインを並べて比較します。

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PCIe* Gen3 - DDR4 SDRA 間 DMA 転送

インテル® Stratix® 10 デバイスは、PCIe* とメモリー・コントローラーのハード IP ブロックを搭載しています。Avalon® Memory Mapped 機能と Direct Memory Access 機能を組み合わせることで、高性能のリファレンス・デザインを作成できます。

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ドキュメントとサポート


インテル® Stratix® 10 のデザインに関する技術ドキュメント、ビデオ、トレーニング・コースをご用意しています。

免責事項

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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。

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OpenCL™ および OpenCL ロゴは、Apple Inc. の商標であり、Khronos の許諾を得て使用されています。