Cyclone® V FPGA は、市場有数の低コスト、低消費電力に加え、量産アプリケーションの差別化に必要なレベルの性能を提供します。 以下の製品タイプがあります。

  • Cyclone® V E FPGA (ロジックのみ)
  • Cyclone® V GX FPGA (3.125 Gbps トランシーバー内蔵)
  • Cyclone® V GT FPGA (6.144 Gbps トランシーバー内蔵)
  • Cyclone® V SE SoC (ARM* ベース・ハード・プロセッサー・システム (HPS) 内蔵)
  • Cyclone® V SX SoC (3.125 Gbps トランシーバー、ARM* ベース HPS 内蔵)
  • Cyclone® V ST SoC (6.144 Gbps トランシーバー、ARM* ベース HPS 内蔵)

ファミリー・アーキテクチャー

Cyclone® V FPGA のアーキテクチャー

Cyclone® V FPGA は、低消費電力、多機能性、低コストのかつてない組み合わせを提供するインテル® Cyclone® デバイスファミリーの特長を伝承しています。Cyclone® V FPGA の新たなオプションとして、プロセッサー、ペリフェラル、およびメモリー・コントローラーで構成されるハード・プロセッサー・システム (HPS) を内蔵したタイプも用意されました。HPS とインテルの 28nm 低消費電力 FPGA ファブリックの組み合わせは、Cyclone® V FPGA の柔軟性、低コスト性、および低消費電力性を持つ、アプリケーション・クラスの ARM* プロセッサー・エコシステムと性能を提供します。

Cyclone® V FPGA のコア・アーキテクチャーは、以下の要素で構成されます。

  • アダプティブ・ロジック・モジュール (ALM) がカラム状に配置された約 300K LE 相当のロジック
  • 10 K ビットのブロックとして配置された 12 M ビットのエンベデッド・メモリー (M10K)
  • 1.7 M ビット以上の分散メモリー・ロジック・アレイ・ブロック (MLAB)
  • 最大 684 個の 18 x 18 エンベデッド・マルチプライヤーを実装可能な最大 342 個の可変精度デジタル信号処理 (DSP) ブロック
  • 8 個のフラクショナル・クロック合成フェーズロック・ループ (PLL)

これらのロジックリソースはすべて、30 本以上のグローバル・クロック・ツリーを持つ極めて柔軟なクロック・ネットワークと、消費電力を最適化したインテルの高性能 MultiTrack 配線アーキテクチャーによって相互接続されています。

柔軟なインターフェイス・サポート

Cyclone® V FPGA は、ダイの左側に配置された最大 12 個の 5.0 Gbps トランシーバーにより、柔軟に各種インターフェイスをサポートします。図 1 に示すとおり、ロジックおよび配線コア・ファブリックは、I/O エレメントと PLL で周囲を取り囲まれています。Cyclone® V デバイスには、2 個から 8 個の PLL が搭載されます。I/O エレメントは、840 MHz LVDS および 800 Mbps の外部メモリー・インターフェイスをサポートします。これらの I/O エレメントにより、最大 16mA のドライブ電流に対応した 3.3V LVTTL などの主要な差動およびシングルエンド I/O 規格をすべてサポートします。

豊富なハード IP

Cyclone® V FPGA は、最大 2 個の PCI Express* (PCIe*) ハード IP ブロックや、最大 2 個のハード化されたマルチポート・メモリー・コントローラーなどのハード IP ブロックを備えています。ハード化された PCIe* ブロックは、Gen 1 は最大 4 レーンで、また Gen 2 のアプリケーションは 4 レーンでマルチファンクションもサポートします。マルチファンクション・サポートにより、最大 8 個のペリフェラルが個別のメモリーマップおよびコントロール・ステータス・レジスター (CSR) を用いて 1 つの PCIe* リンクを共有することが可能で、ソフトウェア・ドライバー開発の簡素化を実現します。ハード化されたマルチポート・メモリー・コントローラーは、最大 6 個のマスター間のアービトレーションが可能で、コマンド / データ・リオーダリングによって DRAM リンクの効率を最大限に高めます。

デザイン・セキュリティー

さらに、Cyclone® V FPGA は 256 ビット AES (高度暗号化規格) ビットストリーム暗号化、JTAG ポート保護、内部オシレーター、回路データの無効化 (アクティブクリア)、CRC (Cyclical Redundancy Check) 機能など、FPGA としては最も包括的なデザイン保護により、重要な IP への投資を保護します。

マルチポート・メモリー・コントローラー

マルチポート・メモリー・コントローラー・ハード Intellectual Property (IP) ブロックは、かつてないレベルの生産性と「Time-To-Market (市場投入までの時間)」の短縮を実現します。コマンド / データ・リオーダリングをサポートする先進機能は、DRAM インターフェイスの効率を飛躍的に高めます。マルチポート・メモリー・コントローラーは、タイミング・クロージャーにおける設計者の負担軽減し、最大 6 個のファンクションが 1 つのメモリーデバイスを共有することで I/O 数を削減します。これにより、基板スペースを削減し、バス効率を向上することで、設計時間、システムコスト、消費電力の低減を実現します。

マルチポート・メモリー・コントローラー IP には、以下の特長があります。

  • コンパイル時または FPGA 動作中にユーザーによるコンフィグレーションが可能なタイミング・パラメーター・セット
  • チップセレクト当たり最大 4 GB のメモリーデバイスをサポート
  • 2 つのチップセレクト
  • メモリー幅を 8、16、24、32、40 ビットにコンフィグレーション可能
  • ハード ECC サポート (データ幅が 16 ビットおよび 32 ビットの場合)
  • 最大 6 コマンドポートおよび最大 256 ビットデータによる柔軟なファブリック・インターフェイス・ポート・コンフィグレーション
  • 2 個のコントローラーを結合して仮想 x64 メモリーを作成することで、より高帯域幅のアプリケーションに対応
  • オート・リフレッシュやディープ・パワーダウンによって DRAM の消費電力を低減

マルチポート・メモリー・コントローラーは、図 1 に示すように、2 つの主要ブロックで構成されています。

  • マルチポート・フロント・エンド - 最大 6 つのマスター間のメモリーリード / ライトのアービトレーションを処理
  • PHY - メモリー・コントローラーとメモリーデバイス間をインターフェイスし、 外部メモリーとの間で実際のリード / ライト動作を実行

マルチポート・メモリー・コントローラーのアーキテクチャー

マルチポート・フロント・エンドは、次のようなアービトレーションおよびリオーダリング機能を提供します。

  • バス効率を高めるコマンド / データ・リオーダリング
  • DRAM コマンドのアウトオブオーダー実行
  • 衝突検出および結果のインオーダー・リターン
  • 絶対的優先順位と相対的優先順位の両方のスケジューリングによるダイナミックにコンフィグレーション可能な優先順位サポート

マルチポート・メモリー・コントローラー上の PHY インターフェイスは、次のようなデータシーケンスやタイミング・コントロールのキャリブレーション機能を備えています。

  • 入力レジスターパス内のハード化されたリード FIFO バッファー
  • I/O エレメント内の専用 DDR レジスター
  • サンプリング・ウィンドウを最適化するダイナミック・デスキュー・ディレイ (分解能は 25 ps)
  • FPGA ロジックからメモリーデバイスまでのパス全体 (リードパスとライトパスの両方) のキャリブレーションが可能なスキュー調整回路
  • 終端インピーダンスのばらつきを抑制する On-Chip Termination (チップ内終端) キャリブレーション
  • 直列終端と並列終端をスワップしてシグナル・インテグリティーを最適化する On-Chip Dynamic Termination (チップ内ダイナミック終端)
  • DQS 位相シフトの温度補償を可能にする DLL 遅延チェーン

Cyclone® V FPGA のマルチポート・メモリー・コントローラー・ハード IP は、DDR3 SDRAM、DDR2 SDRAM、LPDDR2 (シングルランクのみ) をサポートしています。Cyclone® V FPGA では、これらのほかにもソフト・メモリー・コントローラーをサポートします。

消費電力

Cyclone® V FPGA と前世代製品の消費電力の比較

シリコンおよびアーキテクチャーの最適化

インテルは、28nm Low-Power (LP) プロセス技術を採用し、コア電圧の低減、低 VT (しきい値) トランジスターと高 VT トランジスターの最適な選択によるスタティック消費電力の低減、ゲート・キャパシタンスの低減、消費電力に最適化されたトランシーバー・アーキテクチャー、より多くのハード IP の搭載などにより、Cyclone® V FPGA の消費電力低減を大幅に進めました。例えば、新しいマルチポート・メモリー・コントローラー・ハード IP ブロックと PCI Express* ハード IP ブロックは、ソフトロジック実装時に比べ消費電力をそれぞれ 10% と 20% 以下に抑えることができます。また、これらのブロックは、未使用時にはトランシーバーとともにシャットダウンできるため、トータル消費電力をさらに低減することも可能にします。

低消費電力の利点

Cyclone® V FPGA は、高集積化と低消費電力化の組み合わせにより、次のようなさまざまなアプリケーションにおいて大きなシステムレベルでのメリットをもたらします。

  • ポータブルまたはハンドヘルド・バッテリー駆動装置
  • スペース制約やその他発熱に厳しい環境
  • 冷却システムがコストに見合わない価格重視のアプリケーション

正確な消費電力の見積もりおよび解析

インテルは、業界有数の正確かつ完全な消費電力管理設計ツールにより、デザインコンセプトから実装に至るまで消費電力の見積もりおよび解析を容易にします。インテルは以下の消費電力見積もりおよび解析リソースを提供します。

設計時において、デザインコンセプト段階では Early Power Estimator (EPE) を使用し、デザインの実装段階では消費電力アナライザーを使用することができます。EPE は、デバイスおよびパッケージの選択、動作条件、およびデバイス使用率に基づき、早期の消費電力解析を可能にするスプレッドシート・ベースの解析ツールです。EPE の消費電力モデルは、シリコンとの相関が取れているため、デザインの消費電力の正確な見積りが可能です。

消費電力アナライザーは、実デザインの配置配線およびロジック・コンフィグレーションを使用するだけでなく、シミュレーション波形を利用して非常に正確にダイナミック消費電力を見積もることができる、はるかに詳細な消費電力解析ツールです。消費電力アナライザーは、正確なデザイン情報を入力することにより、通常約 10% の精度の見積り値を提供できます。 インテル® Quartus® Prime 開発ソフトウェアのパワーモデルは、回路当たり 5,000 以上のテスト構成に基づく実際のシリコン測定値との相関が取れています。

デザインプロセスを通して、消費電力管理リソースセンターでは、消費電力、熱管理、そして電源電圧管理のための有益な情報を提供します。

インテル® Quartus® Prime 開発ソフトウェアによる最適化

デザイン実装の詳細設定により、性能の向上、エリアの節約、および消費電力の低減を達成できます。従来、性能とエリアのトレードオフは、RTL (レジスター転送レベル) から配置配線までのデザインフロー内で自動化されてきました。インテルは、デザインフローへの消費電力最適化機能の導入において業界をリードしています。 インテル® Quartus® Prime 開発ソフトウェアの最適化ツールは、Cyclone® V FPGA アーキテクチャーの機能を自動的に使用して消費電力をさらに低減します。そのため、消費電力の最適化が有効の場合、トータル消費電力を最大 10% 低減することが可能です。

インテル® Quartus® Prime 開発ソフトウェアは以下のような、消費電力を自動的に最適化するさまざまな機能により、ユーザーの見えないところで FPGA アーキテクチャーの細部まで最適に使用して消費電力を最小化します。

  • 主要機能ブロックの変換
  • 消費電力を削減するユーザー RAM のマッピング
  • ダイナミック消費電力を削減するためのロジックの再構築
  • ロジック入力を適切に選択し、トグル率の高いネットのキャパシタンスを最小化
  • コアロジック面積の削減および配線の最適化で、配線におけるダイナミック消費電力を削減
  • 配置の変更によってクロック消費電力を削減

Cyclone® V SoC ハード・プロセッサー

HPS の機能

  • 925 MHz のデュアルコア ARM* Cortex*-A9 MPCore* プロセッサー
  • 各プロセッサーに以下の機能を搭載:
  • 32 KB の L1 命令キャッシュ、32 KB の L1 データキャッシュ
  • 単精度 / 倍精度浮動小数点演算ユニットおよび NEON* メディアエンジン
  • CoreSight* デバッグおよびトレース・テクノロジー
  • 512 KB 共有 L2 キャッシュ
  • 64 KB スクラッチ RAM
  • DDR2、DDR3、LPDDR2、およびエラー訂正コード (ECC) をサポートしたマルチポート SDRAM コントローラー
  • 8 チャネルのダイレクト・メモリー・アクセス (DMA) コントローラー
  • QSPI フラッシュ・コントローラー
  • DMA 対応 NAND フラッシュ・コントローラー
  • DMA 対応 SD / SDIO / MMC コントローラー
  • 2 個の DMA 対応 10 / 100 / 1000 イーサネット MAC (メディア・アクセス・コントロール)
  • 2 個の DMA 対応 USB On-The-Go (OTG) コントローラー
  • 4 個の I2C コントローラー
  • 2 個の UART
  • 2 個のシリアル・ペリフェラル・インターフェイス (SPI) マスター・ペリフェラル、2 個のスレーブ・ペリフェラル
  • 最大 134 個の汎用 I/O (GPIO)
  • 7 個の汎用タイマー
  • 4 個のウォッチドッグ・タイマー

高帯域幅 HPS–FPGA インターコネクト・バックボーン

ハード・プロセッサー・システム (HPS) と FPGA は独立して動作可能ですが、高性能 ARM* AMBA* AXI バスブリッジによる高帯域幅システム・インターコネクトを介して緊密に結合されています。FPGA ファブリック内の IP バスマスターは、FPGA-HPS インターコネクトを介して HPS バススレーブにアクセスできます。同様に、HPS バスマスターは、HPS-FPGA ブリッジを介して FPGA ファブリック内のバススレーブにアクセスできます。いずれのブリッジも AMBA* AXI-3 準拠であり、同時リード / ライト・トランザクションをサポートしています。最大 6 個の FPGA マスターが HPS SDRAM コントローラーをプロセッサーと共有できることに加え、 プロセッサーを使用して専用 32 ビット・コンフィグレーション・ポートを介して、プログラム制御下の FPGA ファブリックをコンフィグレーションすることも可能です。

  • HPS-FPGA: 高帯域幅に最適化された、コンフィグレーション可能な 32/64/128 ビット AMBA* AXI インターフェイス
  • FPGA-HPS: 高帯域幅に最適化された、コンフィグレーション可能な 32/64/128 ビット AMBA* AXI インターフェイス
  • FPGA-HPS SDRAM コントローラー: 6 個のコマンドポート、4 個の 64 ビット・リード・データ・ポート、および 4 個の 64 ビット・ライト・データ・ポートを持つ、コンフィグレーション可能なマルチポート・インターフェイス
  • 32 ビット FPGA コンフィグレーション・マネージャー

Cyclone® V GX FPGA トランシーバーの概要

低コスト・トランシーバーの設計は、すべて同じというわけではありません。インテルの Cyclone® V FPGA ファミリーは、利用可能なすべてのトランシーバー・リソースをフルに活用し、より小規模かつ低コストのデバイスで設計することを可能にします。Cyclone® V FPGA は、ハード化されたブロックにより、標準プロトコルの実装においても、独自プロトコルの実装においても、消費電力を最小限に抑えながら優れた柔軟性を提供します。

インテルの Cyclone® V FPGA ファミリーは、市場有数の低コスト、低消費電力を提供し、Cyclone® FPGA シリーズをさらに拡大します。また、インテルのトランシーバーのリーダーシップは、FPGA 上で実際に動作するトランシーバー I/O を出荷していることからも証明されています。Cyclone® V FPGA の動作についてのデモビデオを参照してください。

Cyclone® V FPGA シリーズは、最大 3.125 G トランシーバーを搭載した Cyclone® V GX FPGA と、最大 6.144 G トランシーバーを搭載した Cyclone® V GT FPGA の 2 タイプがあり、あらゆる設計ニーズに合わせてお選びいただけます。

トランシーバーの主な機能

  • 600 Mbps ~ 3.125 Gbps / 6.144 Gbps のデータレートをサポートする、最大 12 個のトランシーバー
  • 業界標準のプロトコルおよび独自プロトコルを実装するための、柔軟でコンフィグレーションが容易なトランシーバー・データパス
  • プログラマブル・プリエンファシス設定、および調整可能な差動出力電圧 (VOD) により、シグナル・インテグリティー (SI) が向上
  • ユーザー制御可能な受信側におけるイコライゼーションにより、フィジカルメディアでの周波数依存損失を補償
  • トランシーバーのダイナミック・リコンフィグレーションにより、FPGA を再プログラミングすることなく、同一チャネル上で複数のプロトコルおよびデータレートをサポート
  • PCI Express* (PCIe*)、Common Public Radio Interface (CPRI)、DisplayPort*、V-by-One*、および SATA コンフィグレーションでのスペクトラム拡散クロッキングなどのプロトコル機能をサポート
  • PCI Express*、XAUI、およびギガビット・イーサネット向けの物理インターフェイスに準拠した専用回路
  • PCI-SIG* 準拠 x1、x2、または x4 エンドポイントまたはルートポート・アプリケーションをサポートする内蔵 PCI Express* Gen 1 (2.5 Gbps) および Gen 2 (5 Gbps) ハード Intellectual Property (IP) に直接接続する PIPE インターフェイス
  • バイト・オーダリング機能を内蔵するため、フレームまたはパケットが常に既知のバイトレーンで開始。
  • 8B/10B エンコーダー / デコーダーは 8 ビットから 10 ビットへのエンコーディング、および 10 ビットから 8 ビットへのデコーディングをサポート
  • トランスミッターおよびレシーバー・フェーズロック・ループ (PLL) チャージポンプおよび電圧制御発振器 (VCO) 用のオンダイ電源レギュレーターによる優れたノイズ耐性
  • オンチップ電源のデカップリングにより、高周波において過渡電流要件を満足し、ボード上必要なデカップリング・コンデンサーを削減
  • PCI-SIG 準拠の PCI Express* ハード IP ブロックでのシリアル・ループバック、パラレル・ループバック、リバース・シリアル・ループバック、ループバック・マスターおよびスレーブ機能などの診断機能

図 1 に、Cyclone® V FPGA トランシーバーのフィジカル・メディア・アタッチメント (PMA) およびフィジカル・コーディング・サブレイヤー (PCS) の両方のブロック図を示します。PCS 内のブロックは、必要に応じてバイパス可能です。

図 1.Cyclone® V FPGA トランシーバー、PMA および PCS ブロック図

Cyclone® V FPGA の参照リンク