ファミリー製品

機能 Arria® V GZ FPGA Arria® V GT FPGA Arria® V GX FPGA Arria® V ST SoC Arria® V SX SoC
ALM 数 (K) 170 190 190 174 174
可変精度 DSP ブロック数 1,139 1,156 1,156 1,068 1,068
M20K メモリーブロック数 1,700 - - - -
M10K メモリーブロック数 - 2,414 2,414 2,282 2,282
DDR3 メモリー・インターフェイス速度 800 MHz 667 MHz 667 MHz 667 MHz 667 MHz
ハード・メモリー・コントローラー - 4 4 4 4
トランシーバー・スピード (Gbps) 12.5 Gbps 10.3125 6.5536 10.3125 6.5536
PCI Express* (PCIe*) Gen3/2/1 ハード IP ブロック 1 - - - -
PCIe* Gen2/1 ハード IP ブロック - 2 2 2 2
デザイン・セキュリティー
Single Event Upset (SEU) の緩和

Arria® V のアーキテクチャー

適応性のあるトランシーバー

Arria® V FPGA は、最大 36 個のトランシーバーを内蔵し、性能要件と消費電力要件を両立させたトランシーバー・ソリューションを提供します。柔軟なクロック、優れたシグナル・インテグリティー (SI)、最も低消費電力のトランシーバー、そして豊富なトランシーバー数。これらは、Arria® V FPGA が消費電力重視の高帯域幅アプリケーションに最適なことを示す特長のごく一部に過ぎません。

各 Arria® V FPGA トランシーバー・チャネルは、フィジカル・メディア・アタッチメント、フィジカル・コーディング・サブレイヤー、柔軟なクロッキングと独立性の高いチャネルが追加されたハード IP ブロックで構成されています。各チャネルには、フル PMA および PCS に加えて、専用の独立した受信アナログ PLL CDR があります。Arria® V GZ はさまざまな機能を搭載しており、最大 12.5 Gbps のトランシーバー・スピード、最大 40 インチのバックプレーンのドライブ、PCIe* Gen3 の実装を容易に実現します。

*注: Arria® GX/GT には、アダプティブ・リニア・イコライゼーション、EyeQ、PCIe* Gen3、および Arria® V GZ 搭載の一部ハード IP は搭載されていません。

低い消費電力と低いシステムコストに最適化

  • 10.3125 Gbps 時、チャネル当たりの消費電力は 165 mW 未満
  • 12.5 Gbps 時、チャネル当たりの消費電力は 200 mW 未満

機能 Arria® V GZ Arria® V GT Arria® V GX
最大トランシーバー数 36 36 36
12.5 Gbps バックプレーン対応トランシーバー - -
10.3125 Gbps トランシーバー (SFF 8431 準拠) -
6.375 バックプレーン対応トランシーバー
連続時間リニア・イコライゼーション (レシーバー 4 段リニア・イコライゼーション) - -
ディシジョン・フィードバック・イコライゼーション (レシーバー 5 タップ・デジタル・イコライザー) - -
アダプティブ・イコライゼーション (イコライゼーションを自動的に調整) - -
リニア・イコライザー -
送信イコライゼーション (4 タップ・プリエンファシス) - -
送信イコライゼーション (3 タップ・プリエンファシス) -
リング・オシレーター 送信 PLL
LC オシレーター PLL - -
オンチップ・インストルメンテーション (EyeQ データアイ・モニター) - -

可変精度 DSP ブロック

より高精度な信号処理の要求に応えて、業界初の可変精度デジタル信号処理 (DSP) ブロックを開発しました。この統合ブロックは、Stratix® V、Arria® V、Cyclone® V FPGA 28-nm DSP ポートフォリオの一部で、コンパイル時に各ブロックを 18 ビット・モードまたは高精度モードでコンフィグレーションできます。

可変精度 DSP ブロックを内蔵する Arria® V FPGA および Cyclone® V FPGA は、1 つの DSP ブロック内で、9 x 9 ビットから単精度浮動小数点 (仮数乗算) までのさまざまな精度をサポートします。これにより FPGA アーキテクチャーの制約がなくなり、DSP データパスの各ステージで最適な精度を使用できるようになります。また、システム性能の向上、消費電力の削減、アーキテクチャーに関する制約の軽減といった利点も得られます。

Arria® V および Cyclone® V FPGA の可変精度 DSP ブロックは最適化が図られ、以下の点が強化されています。

  • 108 入力、74 出力
  • プリアダーで 2 つの 18 ビット入力が使用可能な 18 x 19 乗算モード
  • 複雑なシリアル・フィルタリングに適したセカンダリ・アキュムレーター (フィードバック・レジスター) (オプション)
  • デュアル 18 x 19 独立マルチプライヤー
  • 18 ビット・モードでのハードプリアダーおよび外部係数の使用に関する制約を解消

単一ブロックモードおよび複数ブロックモードでの Arria® V および Cyclone® V FPGA DSP ブロック

単一ブロックモードでの Arria® V および Cyclone® V FPGA DSP ブロック

乗算器の数

乗算器精度

3 個の乗算器

9x9

2 個の SUM (総和) モードの乗算器

18x19

2 個の乗算器

18x19

非対称乗算器

18x36 (DSP ブロックに外部ロジックを追加する必要があります)

高精度乗算器

27x27

複数ブロックモードでの Arria® V および Cyclone® V FPGA DSP ブロック

乗算器のタイプ

使用ブロック数

1 個の 36x36 乗算器

2 (DSP ブロックに外部ロジックを追加する必要があります)

1 個の 54x54 乗算器

4 (DSP ブロックに外部ロジックを追加する必要があります)

18x18 複素数乗算器

2

18x25 複素数乗算器

4 (DSP ブロックに外部ロジックを追加する必要があります)

18x36 複素数乗算器

4 (DSP ブロックに外部ロジックを追加する必要があります)

27x27 複素数乗算器

4

カスケードバス

すべてのモードで 64 ビット・アキュムレーターが利用でき、それぞれの可変精度 DSP ブロックには、専用バスで複数のブロックをカスケード接続することにより高精度信号処理を実装可能にする 64 ビット・カスケード・バスがあります。

この可変精度 DSP アーキテクチャーは下位互換性を維持しているため、 高精細ビデオ処理、デジタルアップ / ダウン変換、マルチ・レート・フィルタリングなどの既存の 18 ビット DSP アプリケーションを効率的にサポートできます。

SoC FPGA ハード・プロセッサー・システム

インテルの SoC は、プロセッサー、ペリフェラル、メモリー・インターフェイスで構成される ARM* ベースのハード・プロセッサー・システム (HPS) を、高帯域幅インターコネクト・バックボーンによって FPGA ファブリックと統合しています。Arria® V システム・オン・チップ (SoC) は、ディスクリート・プロセッサー、FPGA、デジタル信号処理 (DSP) などのデバイスを、ユーザーによるカスタマイズが可能な ARM* ベースの SoC 1 個に集積統合することで、消費電力、システムコスト、ボードサイズを削減し、システム性能を向上させるものです。SoC は、性能と低消費電力性に優れた ハード Intellectual Property (IP) と、柔軟性に優れたプログラマブル・ロジックの究極の組み合わせを提供します。

HPS の機能

  • 各プロセッサーに以下の機能を搭載:
    • 32 KB の L1 命令キャッシュ、32 KB の L1 データキャッシュ
    • 単精度 / 倍精度浮動小数点演算ユニットおよび NEONTM メディアエンジン
    • ARM* CoreSight* デバッグおよびトレース・テクノロジー
  • エラー訂正コード (ECC) をサポートする 512 KB 共有 L2 キャッシュ
  • ECC をサポートする 64 KB スクラッチ RAM
  • DDR2、DDR3、LPDDR2、および ECC (オプション) をサポートしたマルチポート SDRAM コントローラー
  • 8 チャネルのダイレクト・メモリー・アクセス (DMA) コントローラー
  • QSPI フラッシュ・コントローラー
  • DMA 対応 NAND フラッシュ・コントローラー
  • DMA 対応 SD / SDIO / MMC コントローラー
  • 2 個の DMA 対応 10 / 100 / 1000 イーサネット MAC (メディア・アクセス・コントロール)
  • 2 個の DMA 対応 USB On-The-Go (OTG) コントローラー
  • 4 個の I2C コントローラー
  • 2 個の UART
  • 2 個のシリアル・ペリフェラル・インターフェイス (SPI) マスター・ペリフェラル、2 個のスレーブ・ペリフェラル
  • 最大 134 個の汎用 I/O (GPIO)
  • 7 個の汎用タイマー
  • 4 個のウォッチドッグ・タイマー

高帯域幅 HPS–FPGA インターコネクト・バックボーン

ハード・プロセッサー・システム (HPS) と FPGA は独立して動作可能ですが、高性能 ARM* AMBA* AXITM バスブリッジによる高帯域幅システム・インターコネクトを介して緊密に結合されています。FPGA ファブリック内の IP バスマスターは、FPGA-HPS インターコネクトを介して HPS バススレーブにアクセスできます。同様に、HPS バスマスターは、HPS-FPGA ブリッジを介して FPGA ファブリック内のバススレーブにアクセスできます。いずれのブリッジも AMBA* AXI-3 準拠であり、同時リード / ライト・トランザクションをサポートしています。追加された 32 ビット軽量 HPS-FPGA ブリッジは、HPS と FPGA ファブリック内のペリフェラルの間に低レイテンシーのインターフェイスを提供します。最大 6 個の FPGA マスターが HPS SDRAM コントローラーを共有できることに加え、 ARM* プロセッサーを使用して専用 32 ビット・コンフィグレーション・ポートを介して、プログラム制御下の FPGA ファブリックをコンフィグレーションすることも可能です。

  • HPS-FPGA: 高帯域幅に最適化された、コンフィグレーション可能な 32 / 64 / 128 ビット AMBA* AXI インターフェイス
  • FPGA-HPS: 高帯域幅に最適化された、コンフィグレーション可能な 32 / 64 / 128 ビット AMBA* AXI インターフェイス
  • 軽量 HPS-FPGA: 低レイテンシーに最適化された 32 ビット AMBA* AXI インターフェイス
  • FPGA-HPS SDRAM コントローラー: 6 個のコマンドポート、4 個の 64 ビット・リード・データ・ポート、および 4 個の 64 ビットト・ライト・データ・ポートを持つ、コンフィグレーション可能なマルチポート・インターフェイス
  • 32 ビット FPGA コンフィグレーション・マネージャー

28 nm の Arria® V FPGA ファミリーは、リモート無線ユニット、10G/40G ラインカード、映像スタジオミキサーなどのミッドレンジ・アプリケーションに必要な、低い消費電力と高い帯域幅を提供します。5 種類からなる包括的なデバイス群は、システムのコスト、性能、消費電力要求を満たすべく最適なソリューションを実現します。下の表に、Arria® V FPGA & SoC デバイスファミリーの概要とパッケージの種類を示します。  

温度範囲のサポート

デバイス パッケージ スピードグレード
Arria® V GZ F780、F1152、F1517 C3、C4、I3L、I4
Arria® V SX / GX / ST / GT F672、F896、F1152、F1517 C4、C5、C6、I3、I5

Arria® V の参照リンク