MAX® V CPLD の機能

MAX® V デバイスは、ワイヤーライン通信、ワイヤレス通信、産業機器、コンシューマー、コンピューター / ストレージ、放送機器、防衛機器などのさまざまな分野の汎用デザインや、消費電力 / スペースの制約が厳しいデザインにも最適です。MAX® V CPLD は、従来 ASIC、ASSP、FPGA、あるいはディスクリート・ロジック・デバイスで実装されていた多種多様なアプリケーションに使用されます。

機能と利点

機能 利点
コスト最適化 信頼性に定評のある低コストの 0.18-µm 製造プロセスと、低コストの最新パッケージング技術の組み合わせによって製造されます。
低消費電力 同等集積度の競合 CPLD と比べて、総電力消費量は半分程度であるため、発熱量が少なく、バッテリー持続時間の延長が可能です。
内蔵オシレーター 外部のディスクリート・タイミング・デバイスに代わる製品であり、シンプルなクロックソースとして使用でき、部品コストの節約につながります。
迅速なパワーオン / リセット 500 µs 以下の高速パワーオン / リセットが可能であり、PCB 上のほかのデバイスの消費電力管理、電源シーケンス制御、電源監視に最適です。
リアルタイムのインシステム・プログラマビリティー (ISP) CPLD の動作中に、別のコンフィグレーション・イメージをアップデートすることができます。
I/O 機能 I/O はホットソケットに対応しており、LVTTL、LVCMOS、PCITM、LVDS の各出力インターフェイス規格のほか、バス・フレンドリーなオプション (ピンごとの出力イネーブル、シュミットトリガー、スルー・レート・コントロールなど) もサポートしています。
グリーンパッケージ Restriction of Hazardous Substances (RoHS) 準拠品がすべてのパッケージに用意され、JEDEC 文書 JED 709 (ドラフト) に記載の低ハロゲン要件を満たしています。一部のパッケージは有鉛製品として提供されます。
パラレル・フラッシュ・ローダー オンチップ JTAG ブロックを装備しており、パラレル・フラッシュ・ローダー IP メガファンクションを使い、ディスクリート・フラッシュ・メモリー・デバイスなどの JTAG 非準拠の外部デバイスをコンフィグレーションできます。

アーキテクチャー

MAX® V デバイスは、実績のある MAX® II アーキテクチャーを継承しており、インスタント・オン、不揮発性といった CPLD の特性に加え、フェーズ・ロック・ループ (PLL)、オンチップメモリー、内蔵オシレーターなど、一般的な FPGA が持つ先進的な機能も備えています。

低コストの実現

MAX® V CPLD は、低コストの製造プロセスと一般的な低コストパッケージの組み合わせを使用して構築されています。パッド制限、スタガード I/O パッド配置を使用することにより最小ダイサイズを実現できるため、I/O 当たりのコストが非常に低くなります。

MAX® V アーキテクチャー

革新的なインテル® MAX® V CPLD アーキテクチャー (図 1) には、ロジックエレメントのアレイ (ロジック・アレイ・ブロック (LAB) 単位でグループ化された LE)、メモリーリソース (不揮発性フラッシュおよび LE RAM)、デジタル PLL、グローバル信号 (クロックまたは制御信号)、豊富なユーザー I/O などが含まれます。MultiTrack インターコネクトは、入力からロジック、ロジックから出力への最も効率的な直接接続を使用することにより、性能を最大化しつつ、消費電力を最小化するように設計されています。MAX® V アーキテクチャーの詳細については、MAX® V デバイス・ファミリー・データシート (PDF、英語) を参照してください。

インテル® Quartus® Prime 開発ソフトウェアを使用したデザイン

MAX® V CPLD アーキテクチャーとインテル® Quartus® Prime 開発ソフトウェア・フィッティング・アルゴリズムは、相互に協調することでデザイン最適化プロセスを効率的に行い、ピン・ロック・ダウンとともに tPD、tCO、tSU、fMAX の性能を最適化します。デザイン機能が変更されると、インテル® Quartus® Prime 開発ソフトウェアは、ロックされたピン割り当ておよびプッシュボタン式コンパイルフローを使用して必要条件を満たすか、さらなる性能向上を実現します。すべての MAX® V CPLD デバイスは、無償のインテル® Quartus® Prime 開発ソフトウェア・ライト・エディションからサポートされています。

I/O 電圧の柔軟性

MAX® V CPLD アーキテクチャーは MultiVolt I/O 機能をサポートしています。それぞれの I/O バンクが異なる I/O 電圧で動作でき、ほかのデバイスとシームレスに接続できます。デバイスコアへの電源供給は、単一の 1.8 V 外部電源 (VCCINT) で行います。ダイナミック消費電力とスタンバイ消費電力を低く抑えながら CPLD 機能を実現できます。

低集積度製品には 2 個の I/O バンク、高集積度製品には 4 個の I/O バンクがあります。各バンクには個別の VCCIO リファレンス電圧を供給できます。

MAX® V CPLD の参照リンク