MAX® II CPLD

インテルの MAX® II CPLD ファミリーは、低消費電力と低コストを実現する画期的なアーキテクチャーを基盤としています。MAX® IIZ CPLD を含め、同じ革新的な CPLD アーキテクチャーを使用した 3 種類の製品を提供します。 

ファミリー製品

MAX® II CPLD

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MAX® IIG CPLD

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MAX® IIZ CPLD

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インスタントオン、不揮発性が特徴の CPLD ファミリー製品は、携帯電話機の設計など、低集積度のロジック・アプリケーションとポータブル・アプリケーションをターゲットにしています。MAX® II CPLD は、従来の CPLD デザインにおいて大幅にコストを抑えられるだけでなく、さらに高い集積度においても消費電力とコストを低減するため、高コストまたは高消費電力の ASSP や標準ロジック CPLD の代わりに MAX® II CPLD を使用することができます。

機能

低コストの MAX® II CPLD が提供するアーキテクチャーおよびボード管理機能により、使いやすさとシステム統合がさらに向上します。 MAX® II CPLD は、ハイレベルの機能統合によってシステム・デザイン・コストの低減を可能にします。 

コストに最適化されたアーキテクチャー

MAX® II CPLD は、マクロセルのコスト、スペース、そして消費電力のこれまでの限界を打ち破る革新的な CPLD アーキテクチャーを備えています。

低消費電力

MAX® II CPLD は業界で最も低いダイナミック・パワーを実現した CPLD です。従来の MAX® CPLD 製品と比べても、10 分の 1 の消費電力で動作します。

リアルタイムのインシステム・プログラマビリティー (ISP)

MAX® II CPLD により、ユーザーはデバイスの動作中にコンフィグレーション・フラッシュ・メモリーをアップデートすることができます。

I/O 機能

MAX® II CPLD は、LVTTL、LVCMOS、PCI などのさまざまなシングルエンド標準 I/O インターフェイス規格をサポートします。

提供するパッケージ

TQFP、1.0 mm ピッチ FBGA、0.5 mm ピッチ MBGA。

パラレル・フラッシュ・ローダー

MAX® II CPLD は、パラレル・フラッシュ・ローダー・メガファンクションを使って、ディスクリート・フラッシュ・メモリー・デバイスなどの外部 JTAG 非準拠外部デバイスのコンフィグレーションが可能な JTAG ブロックを採用しています。

工業用温度範囲のサポート

MAX® II CPLD は、さまざまな工業用アプリケーションやほかの温度に敏感なアプリケーションに要求される -40℃~ +100℃ (接合部) の工業用温度範囲仕様をサポートします。

拡張温度範囲のサポート

MAX® II CPLD は、インキャビン・オートモーティブ・アプリケーションをサポートするために、-40℃~ +125℃ (接合部) の拡張温度範囲仕様で提供されます。

デザインツール

MAX® II CPLD を用いた設計は簡単に行うことができます。表のデザインリソースには、MAX® II CPLD を評価、設計するにあたって必要となる技術情報が記載されています。

資料および Early Power Estimator のダウンロード

MAX® II デバイスの最も一般的に参照される資料をダウンロードできます。また、MAX® II CPLD に関連するすべてのドキュメントを参照できます。

FPGA デザイン・ソフトウェアおよび開発ツール

習得しやすく使いやすいインテル® Quartus® Prime 開発ソフトウェアを使用すれば、MAX® II CPLD の利点を最大限に活用して、次世代のシステムデザインに対する性能目標を達成し、デザインをより短期間で完成させ、消費電力要件を満たすことができます。

Quartus® II ソフトウェアでサポートされている最新の機能や新しいデバイスについては、インテル® Quartus® Prime 開発ソフトウェアの新機能のページを参照してください。インテル® Quartus® Prime 開発ソフトウェアが MAX® II CPLD をどのようにサポートしているかについては、CPLD 設計に最も使いやすいデザイン・ソフトウェアのウェブページを参照してください。

デザイン例および IP コア

インテルとパートナー企業では、MAX® II CPLD の設計を加速する IP コアおよびリファレンス・デザインを提供しています。MAX® II CPLD で一般的に使用される IP コアは、PCI 32 ビット・マスター / ターゲットまたは PCI 32 ビット・ターゲットのみ、および I2C マスター / スレーブです。OpenCore および OpenCore Plus バージョンのコアにより、購入前に IP コアを実機で評価することができます。

デザインの開始

開発キットとボード

低消費電力と低コストを実現する MAX® II CPLD は、コミュニケーション、コンシューマー、コンピューティング、産業用といった多様なアプリケーションをターゲットとした設計において、最適な選択肢となります。

アプリケーション

低消費電力と低コストを実現する MAX® II CPLD は、コミュニケーション、コンシューマー、コンピューティング、産業用といった多様なアプリケーションをターゲットとした設計において、最適な選択肢となります。

MAX® II CPLD のアプリケーション

カギとなるコントロール・パス・ファンクションは、インターフェイス・ブリッジ、I/O 拡張、システム・コンフィグレーション、パワーアップ・シーケンスの 4 つに分類できます。

アプリケーション 詳細
インターフェイス・ブリッジ 互換性のないデバイス間でバスプロトコルと電圧を可能な限り低コストで変換します。
I/O 拡張 I/O デコーディングを実行し、ASSP またはマイクロコントローラーで使用可能な I/O を簡単かつ低コストで増強します。
システム・コンフィグレーションと初期化 揮発性デバイスのコンフィグレーション、および初期化を制御します。
パワーアップ・シーケンス ボード上のほかのデバイスの適切なパワーアップ・シーケンスを管理します。
汎用ロジック MAX® II デバイスは、汎用ロジックのニーズを満たす機能を備えています。
ポータブル・アプリケーション MAX® IIZ CPLD では、非常に厳しい要件のポータブル・アプリケーションを実現することができます。
広範な入力ファンクション MAX® II CPLD への広範な入力ファンクションの実装

FAQ

よくある質問 (FAQ)

よくある質問

インテルの低コスト CPLD である MAX® II ファミリーは、従来の CPLD アーキテクチャーと、インテルの革新的な FPGA Look-Up Table (LUT) ロジック構造を組み合わせた初のアーキテクチャーを使用しています。MAX® II ファミリーでは同じ基本アーキテクチャーを使用した 3 種類の製品を提供します。

  • MAX® II CPLD
  • MAX® IIG CPLD
  • MAX® IIZ CPLD

これらのデバイスは、I/O ピン当たり非常に低いコストを実現し、汎用の低集積度ロジック・アプリケーションをターゲットにしています。多くのユーザーは、低集積度 FPGA、ASSP、標準ロジックデバイスの代わりとして MAX® II CPLD を使用しています。

インテルの MAX® II CPLD は、インターフェイス・ブリッジ、I/O 拡張、デバイス・コンフィグレーション、パワーアップ・シーケンスなど、低価格、汎用、低集積度のロジック・アプリケーションに最適です。これらのアプリケーションの詳細については、MAX® II のアプリケーションのページを参照してください。競合 CPLD と比較してコストと消費電力を平均で 50% 削減する MAX® II CPLD は、ポータブル・アプリケーションにも最適です。

MAX® II CPLD ファミリーには 4 種類のデバイスがあり、集積度は 240 ~ 2,210 ロジックエレメント数 (LE)、ユーザー I/O ピン数は最大 272 ピンです。各デバイスともに、低コストの薄型クワッド・フラット・パック (TQFP)、FineLine BGA (FBGA)、Micro Fineline BGA (MBGA) のパッケージで提供され、バーティカル・マイグレーション (同一パッケージのピン互換性) に対応します。

MAX® II デバイスの製品コードは、デバイス内で利用可能なロジックエレメント数に対応しています。MAX® II CPLD のすべての製品コードは「EPM」で始まります。その後に続く数字が、デバイスのロジックエレメント数を表します。

ロジックエレメント数とマクロセル数の標準的な換算レートはありませんが、何百件もの顧客デザインから抽出した実証データに基づき、1 マクロセルに対して約 1.3 ロジックエレメントを標準換算マクロセル数比と判断しました。

MAX® II デバイスファミリーは、コストに最適化された Taiwan Semiconductor Manufacturing Company (TSMC) の、1.8 V、0.18 µm、6 層メタル配線フラッシュプロセスを使用しています。

MAX® II CPLD の製品はすべて出荷中です。 

現在、次の 2 つの低コスト開発キットを推奨しています。

  • MAX® II 開発キット (EPM1270)
  • MAX® II マイクロキット (EPM2210)

MAX® IIZ キットに関しては、インテルおよび販売代理店にお問い合わせください。

MAX® II 製品間の大きな違いは、供給電圧と消費電力の仕様です。

どちらのデバイスファミリーも不揮発性のインスタントオン CPLD です。MAX® II ファミリーは MAX® デバイスファミリーと比べ、コストが半分、消費電力が 10 分の 1、集積度が 4 倍です。MAX® デバイスファミリーはマクロセルベースのアーキテクチャーを基盤としているのに対し、MAX® II デバイスファミリーは LUT ベースのアーキテクチャーを基盤にしています。

MAX® II デバイスファミリーと Cyclone® デバイスファミリーは、異なるアプリケーションに対応するように設計されています。最大規模の MAX® II デバイスには 2,210 の LE、最小規模の Cyclone® デバイスには 2,910 の LE が搭載されています。MAX® II ファミリーが不揮発性のインスタントオン・デバイスで構成されているのに対し、Cyclone® デバイスのコンフィグレーションには別のデバイスを使用します。このような違いはありますが、MAX® II デバイスと Cyclone® デバイスに提供されている I/O ピンの数には重複する部分があります。また、この 2 つのデバイスファミリーは、ロジックエレメント当たりのコストは同程度ですが、I/O ピン当たりのコストでは MAX® II CPLD が常に下回っています。

MAX® II ファミリーの消費電力は、前世代の MAX® CPLD に比べ、約 10 分の 1 です。

現時点で仕様に定められているスタンバイ電流は、入力電圧がゼロ (GND) で、負荷なし、入力のトグルなしの状態時のものとなります。

低消費電力の MAX® II CPLD は、卓越したホットソケット能力、パワーシーケンスの柔軟性、単一電源の簡潔性のおかげで、自身を完全にパワーダウンすることを可能にしています。パワーダウン・モードの詳細については、MAX® II デバイスの低消費電力のページを参照してください。

MAX® II ファミリーの性能は平均で、前世代の MAX® CPLD に比べ 2 倍です。

スピードグレードは、各デバイスの相対的な速度を表します。-3 が最速、-4 が標準、-5 が最も遅いスピードグレードです。MAX® II デバイス・ハンドブックに記載の仕様に定められた「最速 tpd1」は、デバイスにおけるコーナーツーコーナーの遅延パスである最速の商用スピードグレードに相関しています。

MAX® II ファミリーおよび Stratix® II ファミリーは両方とも、スピードグレード -3 が最速、-4 が標準、-5 が最低速です。スピードグレードの表記は同じでも、性能仕様は異なります。

いいえ。MAX® II CPLD は全く新しいアーキテクチャーをベースとしているため、MAX® 7000 および MAX® 3000 の各デバイスファミリーとのピン互換性はありません。

MAX® II CPLD ファミリーの各デバイスは、所定のパッケージごとに、最低集積度のデバイスで I/O ピン数を最大にするように最適化されています。高集積度のデバイスは、ロジックエレメント数が多いため、正常に動作するために必要な電源およびグランドピンの数が増えます。したがって、パッケージが同じでより集積度の高いデバイスを使用した場合、使用可能ユーザー I/O ピン数を減らす必要があります。

小規模の MAX® II デバイス (EPM240) は、電源電圧が最小 VCC に到達してから 200 マイクロ秒以内にパワーオンになります。EPM570 デバイスおよび EPM2210 デバイスのパワーオン時間は、300 マイクロ秒以内です。最大規模の MAX® II デバイス (EPM2210) は、電源電圧が最小 VCC に到達してから 450 マイクロ秒以内にパワーオンになります。

ユーザー・フラッシュ・メモリーは、単体のシリアルまたはパラレル不揮発性メモリーを MAX® II CPLD に統合するためのものです。ユーザーがアクセスできないコンフィグレーション・フラッシュ・メモリーは内部的に使用され、プログラムされた設計データを保存し、その後プログラマブル・ロジックにロードします。

はい。MAX® II CPLD は、.pof、JamTM STAPL、.svf、IEEE 1532 ファイルのいずれかを使用し、JTAG ポート経由でインシステムによるプログラミングが可能です。

いいえ。MAX® II CPLD には PLL がありません。PLL に必要なダイサイズ、消費電力、クロックピン数が、デバイスのコストを望ましい水準以上に引き上げてしまうからです。

MAX® II CPLD は、LVTTL、LVCMOS、PCI などのさまざまなシングルエンド I/O 標準に対応しています。また、一部の I/O 標準については、プログラマブル・スルー・レート、ドライブ・ストレングスの制御にも対応しています。

はい。V CCIO、V CCINT のパワーピンは、どの順序でも起動できます。また、パワーアップ (およびパワーダウン) の前や最中でも、信号を MAX® II デバイスに入力できます。損傷を与えることはありません。デバイスの I/O ピンは、パワーアップ、パワーダウン時に 300 µA を超える DC 電流をソースまたはシンクしないからです。

MAX® II CPLD には最大 4 つの I/O バンクがあり、それらが 3.3 V、2.5 V、1.8 V、1.5 V のロジックレベルでほかのデバイスにシームレスに接続できます。

大きい 2 種類の MAX® II CPLD は、外付けのシリアル抵抗とオンチップ PCI クランピング・ダイオードを使えば、5.0 V を許容します。小さい方の 2 種類は、5.0 V を許容しません。

集積度が高い 2 つの MAX® II CPLD は、66 MHz の 32 ビット PCI に対応します。

すべての MAX® II CPLD は、Quartus® II 開発ソフトウェア・ウェブ・エディションのバージョン 4.0 以降でサポートされています。このソフトウェアは無償でダウンロードできます。Quartus® II 開発ソフトウェアのバージョン 4.0 以降のフルバージョンは、インテルのサブスクリプション・プログラムを通じて提供されており、同様にすべての MAX® II デバイスをサポートしています。MAX® II CPLD のプログラミング・ファイル生成機能についても、今後のソフトウェア・リリースでサポートされます。

いいえ。MAX® II CPLD は、Quartus® II 開発ソフトウェアのバージョン 4.0 以降でサポートされます。

大手 EDA ベンダーの Mentor Graphics (Precision* 2003C)、Synplicity (Synplify* 7.5.1) の論理合成 / シミュレーション・ツールが、MAX® II CPLD ファミリーに対応し、最高品質のデザインを実装できます。

インテルは、MAX® II CPLD 用の PCI コアを提供中です。また、I2C、SPI、UART などの一般的なインターフェイス・コアの一部もサポートします。

ドキュメントとサポート

MAX® II CPLD のデザインに関する技術ドキュメント、ビデオ、トレーニング・コースをご用意しています。