Stratix® V FPGA

低消費電力トランシーバーで画期的なバンド幅を実現

• 前世代デバイスと比較してトランシーバーの消費電力が最大 50% 低減される、28.05Gbps および 14.1Gbps の内蔵トランシーバー
• 933MHz で動作する、最大 6 個の x72 DDR3 メモリー・インターフェイス
• 2.5TMACS の DSP 性能
• PCI Express* Gen3 / 2 / 1 ハード Intellectual Property (IP) のサポート

シングルチップで高度なインテグレーションを実現し、コストを削減

• 最大 14.3M ASIC ゲートあるいは最大 1.19M ロジックエレメント相当のロジックを提供する Embedded HardCopy Block により、コストおよび消費電力を犠牲にすることなく、集積度を倍増させることが可能。これらのブロックは、PCI Express* Gen3 / 2 / 1 のようなインターフェイス・プロトコルおよび 40G / 100G / 400G のような特定アプリケーション向けファンクションなどの、標準的ファンクションまたはロジック比率の高いファンクションをハードウェア化
• ボード面積、システムコストおよび消費電力を最小限に抑え、FPGA を小型化できる、パーシャル・リコンフィグレーション
• クロックの柔軟性を高め、ボード上の電圧制御水晶オシレーター (VCXO) の置き換えも可能なフラクショナル・フェーズロック・ループ (fPLL)
• 外部 PHY が不要で、光モジュールに直接接続することが可能な、トランシーバーの統合 EDC (電子分散補償) 機能

デザインにおける卓越した柔軟性

• コアの機能をオンザフライに変更することができる、微細で使いやすいパーシャル・リコンフィグレーション
• 複数のプロトコル、データレートおよびフィジカル・メディア・アタッチメント (PMA) 設定を簡単にサポートできる、ダイナミック・リコンフィグレーションが可能なトランシーバー
• アプリケーション内の既存の PCI Express* リンクを使用することで、設計の複雑さを軽減できる CvP (プロトコル経由コンフィグレーション) 手法

システム消費電力の低減

• コア性能を犠牲にすることなく消費電力を低減できるプログラマブル・パワー・テクノロジー
• TSMC の 28nm High-K メタルゲート高性能プロセスを採用し、独自に低消費電力化
• 0.85V / 0.9V コア電圧
• パーシャル・リコンフィグレーション
• Embedded HardCopy Block とそれに含まれる、コアおよびトランシーバーにおけるハード IP

トランシーバー

インテルのトランシーバーは、システム帯域幅、消費電力、ビット・エラー・レート (BER) の要件を満たす確かな実績を持っています。このテクノロジー・リーダーシップは、28nm Stratix® V FPGA のトランシーバーにも発揮されています。

パーシャル・リコンフィグレーション & ダイナミック・リコンフィグレーション

Stratix® V FPGA を使用すると、デザインのほかの部分を動作させたままで、コア機能およびトランシーバー機能を容易に変更できます。

システムの統合

Stratix® V FPGA は、高度なシステム・インテグレーションを実現しているため、小規模 FPGA でも機能性が向上し、消費電力とコストが削減されます。ここでは、高いレベルのインテグレーションを可能にするいくつかの技術革新について説明します。

フラクショナル PLL (fPLL)

fPLL (フラクショナル・フェーズロック・ループ) は、前世代のインテルの PLL で利用可能なすべての機能を提供します。フラクショナル PLL (fPLL) は、インテルの 28 nm デバイスの Stratix® V FPGA、Arria® V FPGA、Cyclone® V FPGA に含まれます。