インテル® Stratix® 10 DX FPGA
インテル® Stratix® 10 DX FPGA および SoC FPGA デバイスにより、キャッシュ・コヒーレント・アクセラレーター、クラウド・サービス・プロバイダー (CSP) 向けカスタムサーバー、パフォーマンスが向上した SmartNIC など、次世代の高帯域幅アプリケーションが実現可能になります。インテル® ウルトラ・パス・インターコネクト (インテル® UPI) をサポートする初の FPGA です。将来の一部のインテル® Xeon® スケーラブル・プロセッサーに直接コヒーレント接続できます。また、第 3 世代インテル® Xeon® スケーラブル・プラットフォームに接続するための PCIe* 4.0 x16 インターフェースを備え、一部のインテル® Optane™ DC パーシステント・メモリー製品をサポートしています。
関連項目: FPGA 開発ソフトウェア、デザインストア、ダウンロード、コミュニティー、サポート
インテル® Stratix® 10 DX FPGA
機能と利点
PCIe 4.0 により、最大で 2 倍以上の PCIe* 帯域幅を実現1
将来的には一部のインテル® Xeon® スケーラブル・プロセッサーへのコヒーレント接続、および PCIe のハード IP ブロックおよびソフト IP ブロックによる高速接続で、レーン当たり最大 4.0 x16 に対応予定 (16GT/s)。ポート分岐は、2x8 エンドポイント・モードまたは 4x4 ルートポート・モード。
UPI を介したコヒーレント接続時のレイテンシーを最大 37% 低減2 3
11.2GT/s で最大 20 レーンのインテル® ウルトラ・パス・インターコネクト (インテル® UPI) ハード IP で、将来の一部のインテル® Xeon® スケーラブル・プロセッサーに直接キャッシュ・コヒーレント接続。
HBM2、SoC、一部のインテル® Optane™ パーシステント・メモリーをサポート
インテル® Stratix® 10 DX デバイスファミリーには、高帯域幅メモリー 2 (HBM2) DRAM (帯域幅 512Gbps) を最大 8GB、または 64 ビットのクアッドコア Arm* Cortex-A53 ハード・プロセッサー・サブシステムが搭載され、一部のインテル® Optane™ DC パーシステント・メモリーに対応しています。
未来のネットワーキングの実現
インテル® Stratix® 10 DX デバイスは、デュアルモード変調方式、57.8Gbps PAM 4、28.9Gbps NRZ をサポートしています。次世代データ・インフラストラクチャーの早期導入が可能なうえ、ネットワーク機能仮想化、クラウド・コンピューティング、および 5G ワイヤレス業界の既存のインフラストラクチャーと下位互換性があります。
インテル® Stratix 10 DX FPGA の紹介ビデオを見る
高帯域幅および進化を続けるデータセンターの要件を実現する、インテル® Stratix® 10 DX FPGA がリリースされました。インテル® ウルトラ・パス・インターコネクト (UPI)、PCIe 4.0 x16、一部のインテル® Optane™ DC パーシステント・メモリー DIMM をサポートする初の FPGA です。詳細はこちらのビデオをご覧ください。
その他のリソース
開発ボード、Intellectual Property (IP)、サポートなど、Altera® FPGA デバイスに関するその他のコンテンツをご覧ください。
サポートリソース
トレーニング、ドキュメント、ダウンロード、ツール、サポートオプションのためのリソースセンター。
開発ボード
FPGA を今すぐ使い始め、Altera 検証済みのハードウェアとデザインで市場投入までの時間の短縮を実現しましょう。
Intellectual Property (IP)
Altera 検証済みの IP コアとリファレンス・デザインの幅広いポートフォリオで、設計サイクルを短縮しましょう。
FPGA 開発ソフトウェア
インテル® Quartus Prime 開発ソフトウェアをはじめ、生産性を向上させるツール一式についてもっと知り、ハードウェアやソフトウェアの設計プロセスの効率アップを図りましょう。
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製品と性能に関する情報
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。