インテル® Stratix® 10 FPGA および SoC FPGA

インテル® Stratix® 10 FPGA と SoC FPGA は、パフォーマンス、電力効率、集積度、システム・インテグレーションにおいて革新的なアドバンテージをもたらします。インテル® Stratix® 10 デバイスは、革命的なインテル® Hyperflex™ FPGA アーキテクチャーを採用し、インテルの特許取得済み Embedded Multi-Die Interconnect Bridge (EMIB) テクノロジー、Advanced Interface Bus (AIB)、および拡大するチップレットのポートフォリオを組み込んでおり、前世代のハイパフォーマンス FPGA と比べて最大 2 倍のパフォーマンスの向上を実現します。¹

インテル® Stratix® 10 FPGA および SoC FPGA

インテル® Hyperflex™ FPGA アーキテクチャー

インテル® Stratix® 10 FPGA & SoC は、次世代システムが直面する課題に取り組むための、新しいインテル® Hyperflex™ FPGA アーキテクチャーを特長としています。このアーキテクチャーは、前世代のハイエンド FPGA と比べて 2 倍のクロック周波数性能と最大 70 % の消費電力削減を実現します。²

利点

2 倍のコアクロック周波数性能を活用し、スループットが飛躍的に向上。

高速化されたクロック周波数により、バス幅と IP サイズを縮小し、FPGA リソースをさらに解放して、より優れた機能を追加可能。

インテル® Hyperflex™ FPGA アーキテクチャーによって実現された IP サイズの小型化により、複数のデバイスにわたっていたデザインを 1 個のデバイスに統合し、前世代のデバイスから最大 70 % 消費電力を削減。

Hyper-Aware デザインツールを使用して、配線密集とデザインのイタレーションを減らし、性能を改善。

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インテル® Hyperflex™ FPGA アーキテクチャーは、FPGA ファブリック全域にわたって、バイパス可能な追加のレジスターを埋め込んでいます。Hyper-Register と呼ばれるこの追加レジスターは、すべてのインターコネクト配線セグメントと、すべてのファンクション・ブロックの入力で使用できます。Hyper-Register によって、コア性能の倍増を実現する 3 つの主要なデザイン手法が可能になります。

クリティカルパスを解消するきめ細かい Hyper-Retiming
配線遅延を解消するゼロ・レイテンシーの Hyper-Pipelining
クラス最高の性能を実現する柔軟な Hyper-Optimization

これらの手法をデザインで使用すると、Hyper-Aware デザインツールは Hyper-Register を自動的に使用して、最大のコアクロック周波数を実現します。

インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャー

インテル® Hyperflex™ FPGA アーキテクチャーの技術革新が、設計者が性能目標を達成するためにどのように役立つかを紹介しています。

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インテル® Hyperflex™ FPGA アーキテクチャーのデザイン・ソフトウェアの技術革新により、どのようにデザインのイタレーションが減り、設計者の生産性が高まって、市場投入までの時間が短縮されるかを紹介しています。

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インテル® Hyperflex™ FPGA アーキテクチャーによるデザインの最適化

インテル® Hyperflex™ FPGA アーキテクチャーにより、Hyper-Retiming、Hyper-Pipelining、および Hyper-Optimization という、2 倍の性能を実現する 3 つの主要なデザイン手法が可能になります。これらのアプリケーション・ノート (インテル® Stratix® 10 デバイスの高性能デザイン・ハンドブック (英語) をお読みになると、これらの性能最適化手法を組み合わせてインテル® Stratix® 10 デバイスでクロック周波数を最大化する方法を学ぶことができます。

インテル® Stratix® 10 高性能デザイン・ハンドブック (英語) をダウンロード ›

インテル® Hyperflex™ FPGA アーキテクチャーによる設計を今すぐ開始

インテル® Hyperflex™ FPGA アーキテクチャーでは、Hyper-Aware デザインフローを利用します。このフローには、設計者がデザイン性能を迅速に調査し、画期的な性能レベルを達成できる革新的な Fast Forward Compile 機能が含まれています。

Fast Forward Compile は現在利用可能で、インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャーを使用したデザインを直ちに開始することができます。ライセンスの入手については、販売代理店にお問い合わせください。

Fast Forward Compile 機能の評価については、販売代理店にお問い合わせください。

Fast Forward Compile デモビデオ

インテル® Stratix® 10 デバイスデザイン向け Fast Forward Compile 機能に関するデモビデオを提供しています。このビデオでは、Fast Forward Compile 機能が革新的な性能調査機能をどのように提供し、かつインテル® Hyperflex™ FPGA アーキテクチャーの、以下のような 3 つの主要なデザイン最適化を実行するかを説明しています。

Hyper-Retiming を有効にするためにリタイミングの制限を克服する方法。
Hyper-Pipelining を実施するためにデザインを最適化する方法。
Hyper-Optimization のためにパフォーマンスのボトルネックを特定して克服する方法。

インテル® Hyperflex™ FPGA アーキテクチャーに関するトレーニングを確認

インテル® Hyperflex™ FPGA アーキテクチャーを使用してデザインの最大性能を引き出すデザイン最適化手法を取り上げた、オンライン・トレーニング (英語) を提供しています。

ヘテロジニアスな 3D システムインパッケージ・インテグレーション

インテル® Stratix® 10 FPGA & SoC は、ヘテロジニアス 3D システムインパッケージ (SiP) インテグレーション・テクノロジーにより、1 つのパッケージでモノリシック FPGA コア・ファブリックを 3D SiP トランシーバー・タイルなどの高度なコンポーネントと統合します。

ホワイトペーパー「Enabling Next-Generation Platforms Using Intel's 3D System-in-Package Technology (インテルの 3D システムインパッケージ・テクノロジーを使用して次世代のプラットフォームを実現する)」(英語) を読む ›

拡張性と柔軟性の高いソリューション

ヘテロジニアス 3D SiP 統合により、1 つのパッケージ内で機能やプロセスノードを効果的に混在させた製品の複数のバージョンを開発するためのスケーラブルで柔軟性の高い方法を実現することができます。

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機能とプロセスノードの混在

ヘテロジニアス 3D SiP 統合により、以下に示されるようなシステムレベルの重要な利点が多数実現されます。

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ヘテロジニアス 3D SiP 統合についての詳細

このホワイトペーパーでは、インテル® Stratix® 10 FPGA & SoC がヘテロジニアス 3D SiP 統合をどのように活用して、スケーラビリティーと柔軟性を向上しながら性能、消費電力、およびフォームファクターの飛躍的進歩を実現するかについて説明します。また、インテルの EMIB テクノロジーがマルチダイ統合のための優れたソリューションをどのように実現するかについても知ることができます。

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インテル® Stratix® 10 デバイス向け EMIB パッケージング技術

インテルが特許を持つ Embedded Multi Die Interconnect Bridge (EMIB) テクノロジーは、アナログ、メモリー、ASIC、CPU などのシステム上重要なコンポーネントの効果的なインパッケージ統合を可能にします。インテルが特許を持つ EMIB テクノロジーは、製造フローがほかのインパッケージ統合テクノロジーよりもシンプルです。さらに、EMIB を使用すると、シリコン貫通ビア (TSV) や特殊なインターポーザー・シリコンを使用しなくて済むため、性能がより高く、複雑さが抑えられ、シグナル・インテグリティーとパワー・インテグリティーが優れたソリューションを実現できます。EMIB は、基板に組み込まれた小型のシリコン・ブリッジ・デバイスを使用して、ダイ間に超高集積度インターコネクトを提供します。標準的なフリップチップ・アセンブリーが、チップからパッケージのボールに電源およびユーザーシグナルを接続します。このアプローチはコア・スイッチングのノイズとクロストークからの干渉を最小限に抑えることで、優れたシグナル・インテグリティーとパワー・インテグリティーを実現します。

今後発売されるインテル® Stratix® 10 デバイスファミリーでのこのテクノロジーの具体的な実装については、トランシーバーのセクションをご覧ください。

トランシーバー

インテル® Stratix® 10 FPGA & SoC FPGA は、革新的なヘテロジニアス 3D システムインパッケージ (SiP) トランシーバーの導入により、新しい時代のトランシーバー・テクノロジーを提供します。システムインパッケージを用いて、トランシーバー・タイルをモノリシック・プログラマブル・コア・ファブリックと組み合わせ、ほぼすべてのマーケットセグメントで高まり続けるシステム帯域幅の需要に対応することができます。トランシーバー・タイルにより、使い勝手を犠牲にすることなく、最大のトランシーバー・チャネル数の FPGA を実現できます。

機能	トランシーバー・タイルのタイプ
	L タイル (17.4G) PCIe* Gen3 x16	H タイル (28.3G) PCIe* Gen3 x16	E タイル (30G/58G) 4x100GE	P タイル (16G) インテル® ウルトラ・パス・インターコネクト (インテル® UPI) または PCIe* Gen4 x16
インテル® Stratix® 10 デバイスファミリー	GX、SX	GX, SX, TX, MX	TX, MX	DX
最大トランシーバー数 / タイル*	24	24	24	20
チップ間最大データレート (NRZ/PAM4)	17.4Gbps/-	28.3Gbps/-	28.9Gbps/57.8Gbps	16GT/s/-
バックプレーン最大データレート (NRZ/PAM4)	12.5Gbps/-	28.3Gbps/-	28.9Gbps/57.8Gbps	16GT/s/-
最大データレートでの挿入損失	最大 18 dB	最大 30 dB	最大 35 dB	PCIe* Gen 4 および UPI の仕様と条件を参照
ハード IP	PCIe* Gen1、2、および 3 x1、x4、x8、および x16 レーンをサポート 10G Fire Code FEC ハード IP	PCIe* Gen1、2、および 3 x1、x4、x8、および x16 レーン SR-IOV、 4 つの物理ファンクション、 2K バーチャル・ファンクション 10G Fire Code FEC ハード IP	RS-FEC および KP-FEC を備えた 10/25/100GbE MAC	インテル® ウルトラ・パス・インターコネクト (インテル® UPI) PCIe* Gen1、2、3、および 4 x1、x4、x8、および x16 レーン SR-IOV、 8 つの物理ファンクション 2048 のバーチャル・ファンクションポート分岐のサポート (2x8 のエンドポイントまたは 4x4 のルートポート) トランザクション・レイヤー (TL) バイパス機能 CvP (プロトコル経由コンフィグレーション) 初期化自律モード VirtIO スケーラブル IOV 共有仮想メモリー
*デバイスとパッケージの組み合わせで利用可能なトランシーバーの正確な数については、インテル® Stratix® 10 デバイスの製品一覧を参照してください。

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ヘテロジニアス 3D SiP の利点

インテル® Stratix® 10 GX デバイス & SX デバイスは最大 28.3Gbps のデータレートをサポートし、主流プロトコルに対応
インテル® Stratix® 10 TX デバイス & MX デバイスは最大 57.8Gbps PAM4 のデータレートをサポートし、主流プロトコルと次世代のプロトコル (PAM4 など) に対応
インテル® Stratix® 10 DX デバイスは、レーン当たり最大 16 GT/s の PCIe* データレートと最大 11.2GT/s の UPI データレートをサポートし、一部のインテル® Xeon® スケーラブル・プロセッサーへのメインストリーム接続およびコヒーレント接続に対応予定。

最大 144 個の全二重チャネル。
最大 6 つの PCI Express* (PCIe*) Gen3 インスタンスおよび x16 ハード IP。
最大 4 つの PCI Express* (PCIe*) Gen4 インスタンスおよび x16 ハード IP (P タイル)。
最大 3 つのインテル® ウルトラ・パス・インターコネクト (インテル® UPI) ハード IP インスタンス。
サポートするハード IP: 100GE MAC および PHY、RS-FEC。

現在および将来のプロトコル要件のニーズに対応可能な 4 つの各種トランシーバー・タイル。
デュアルモード・トランシーバーにより、PAM4 変調と NRZ 変調の間で切り替え可能。
最大 16GB の 512Gbps インパッケージ HBM2 DRAM メモリー。

アダプティブ連続時間リニア・イコライゼーション (CTLE) とアダプティブ・デシジョン・フィードバック・イコライゼーション (DFE) が長距離アプリケーションのニーズに対応。
高精度シグナル・インテグリティー・キャリブレーション・エンジン (PreSICE)。
ダイナミック・リコンフィグレーション機能を持つフィジカル・コーディング・サブレイヤー (PCS) とフィジカル・メディア・アタッチメント (PMA)。

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CPU、ASIC、および ASSP へのインターコネクト

インテル® Stratix® 10 DX FPGA は、ハイパフォーマンスなアクセラレーション・アプリケーションを対象として、データセンター、ネットワーキング、クラウド・コンピューティング、テスト / 計測の各市場での採用が増えています。UPI インターフェイスと PCIe* Gen4 インターフェイスの両方をサポートするハードとソフトの IP ブロックを特長としています。

FPGA を特定のインテル® Xeon® スケーラブル・プロセッサーに接続すると、インテル® ウルトラ・パス・インターコネクト (インテル® UPI) を介し、低レイテンシーかつハイパフォーマンスのコヒーレント・インターフェイスが提供されます。非コヒーレント・インターフェイスでは PCI Express* (PCIe*) Gen4 ケーブルデバイスを利用します。

インテル® Stratix® 10 FPGA および SoCs インターコネクト・ソリューションの詳細は次のとおりです。

インテル® Stratix® 10 デバイスに組込まれた、インテル® UPI のハード IP ブロックにより、キャッシュ・エージェントとホーム・エージェント・ソフト IP をサポート
PCI Express Gen4 x16 のハード IP ブロックは、エンドポイントおよびルートポート分岐モード、シングルルート I/O 仮想化 (SR-IOV)、仮想 I/O デバイス (VIRTIO)、インテル® スケーラブル I/O 仮想化 (インテル® スケーラブル IOV) の仮想化サポート、トランザクション・レイヤー・バイパス・モードなどの機能を搭載しています。

外部メモリー・インターフェイス

インテル® Stratix® 10 デバイスは、シリアル・インターフェイスやパラレル・インターフェイスをはじめ、クラス最高のメモリー・インターフェイス・サポートを提供します。

パラレル・メモリー・インターフェイス

インテル® Stratix® 10 デバイスは、DDR4 SDRAM に最大 2,666 Mbps のパラレル・メモリー・サポートを提供し、以下のようなその他の各種プロトコルもサポートしています。

以下の規格をサポートする、クラス最高のハード・メモリー・コントローラーが、低消費電力で高い性能を提供します。
- DDR4
- DDR3 / DDR3L
- LPDDR3
ソフト・コントローラーのサポートは、以下の各種メモリー・インターフェイス規格をサポートする柔軟性を提供します。
- RLDRAM 3
- QDR II+ / QDR II + Xtreme / QDR IV。
- 一部のインテル® Optane™ DC パーシステント・メモリー。

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外部メモリー・インターフェイス・サポート・ソリューションのページ

セキュア・デバイス・マネージャー

インテル® Stratix® 10 デバイスファミリーは、すべての集積度、およびデバイス・ファミリー・バージョンで利用できる新しいセキュア・デバイス・マネージャー (SDM) を導入します。FPGA 全体の中央コマンドセンターの機能を果たすセキュア・デバイス・マネージャーは、コンフィグレーション、デバイス・セキュリティー、SEU (Single Event Upset) への対応、電力管理などの主な操作を制御します。セキュア・デバイス・マネージャーは、FPGA ファブリック、SoC デバイスのハード・プロセッサー・システム (HPS)、エンベデッド・ハード IP ブロック、I/O ブロックなどのデバイス全体に対して統一されたセキュアな管理システムを構築します。

インテル® Stratix® デバイス・セキュリティー・ユーザー・ガイドを読む

SDM が提供する主なサービス

ユーザーモードでのデバイスの起動を管理。
ユーザー・コンフィグレーション・データのロードをサポート。
コンフィグレーション・ビット・ストリームの復元。

ビットストリームの認証と承認。
ビット・ストリームの復号。
ビットストリーム・キーのプロビジョニングとストレージを安全に保護。
改ざんの監視。

SEU の検出と修正。

スマート電圧 ID 操作を管理。
重要な電源をモニタリング。

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セキュア・デバイス・マネージャーの主な利点

インテル® Stratix® 10 FPGA のユーザーは、専用のプロセッサー管理コンフィグレーションにより、FPGA または SoC デバイスにおけるコアロジックのコンフィグレーション順序を制御することができます。FPGA コアの各種セクションの暗号化に、セクターレベルで複数の異なる鍵を選択することができます。セキュア・デバイス・マネージャーは、前世代の FPGA & SoC と比べて高い柔軟性とユーザーが選択するコンフィグレーション制御を実現します。

セキュア・デバイス・マネージャーの専用プロセッサーでは、FPGA または SoC の SEU への対応と改ざん検出を制御することができます。インテル® Stratix® 10 デバイスは、受動データの無効化によりセキュリティー対応を行う、ユーザースクリプトによるデバイスのゼロ化もサポートしています。

インテル® Stratix® 10 デバイスは、ビットストリーム暗号キーの保護に関して業界トップのセキュリティーを提供する PUF (Physically Unclonable Function) を実装しています。

インテル® Stratix® 10 デバイスには、改ざん攻撃を検出するオンチップ温度センサーとデバイス電圧レールモニターが装備されています。また、セキュア・デバイス・マネージャーのセキュアなプロセッサーにより、コンフィグレーション・プロセスを更新することもできます。特定のコンフィグレーション・プロセスが脅威プロファイルに対して無効なことが判明した場合は、別のコンフィグレーション順序や更新した暗号化プロセスを使用することもできます。

インテル® Stratix® 10 デバイスは、複雑な非対称キーの認証 / 承認スキームに対応しています。ビットストリーム・セクションの認証には複数のキーを使用できます。複数のキーを使用することで、複数のビットストリームまたはビットストリーム・セクションを認証することができます。承認された署名キーのアクセス許可を管理するだけでなく、署名キーを破棄したり交換したりすることもできます。

インテル® Stratix® 10 デバイスは、任意の単一キーで暗号化されるデータの量を最小限に抑えられる高度なビットストリーム暗号スキームを実装しています。複数のキーを使用して複数のビットストリーム・セクションを暗号化することも、キー更新モードを有効にすることで各ビットストリーム・セクションで暗号キーを自動的に更新することもできます。

セキュア・デバイス・マネージャーのユーザーおよびコマンド認証機能を使用すると、インテル® Stratix® 10 デバイスファミリーに対し新しいセキュアなデバイス保守機能のクラス全体を実現することもできます。次のような機能があります。

セキュアなリモート更新 (認証あり)
ユーザー鍵を公開しないデバイスのセキュアな RMA (return material authorization)
デザインおよび ARM* コードのセキュアなデバッグ
セキュアな鍵管理

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デジタル信号処理 (DSP)

インテル® Stratix® 10 デバイスでは、DSP デザインで最大 10 TFLOPS の IEEE-754 単精度浮動小数点処理を実現できます。この前例のないコンピューター処理スループットは、各 DSP ブロック内のハード化浮動小数点演算機能により実現されました。当初インテル® Arria® 10 デバイスファミリーで導入され、拡張されてインテル® Stratix® 10 FPGA & SoC で桁違いのスループットを実現しています。

インテル® Stratix® 10 デバイス DSP ブロック

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AI Tensor ブロック

AI アクセラレーション・デザインは、インテル® Stratix® 10 NX FPGA を使用して、1 TOPS/W までで 143 個の INT8/ ブロック浮動小数点 16 (ブロック FP16) TOPS/TFLOPS あるいは 2 TOPS/W までで 286 個の INT4/ ブロック浮動小数点 12 (ブロック FP12) TOPS/TFLOPS を実現できます³。このコンピューター処理スループットは、AI Tensor ブロックという AI 最適化された新しいタイプのコンピューティング・ブロックにより可能になりました。AI Tensor ブロックのアーキテクチャーには、それぞれ 10 個のマルチプライヤーと 10 個のアキュムレーターが、各ブロック内に合計 30 個のマルチプライヤーと 30 個のアキュムレーターを有する 3 つのドット積ユニットが含まれています。AI Tensor ブロックのアーキテクチャーは、幅広い AI コンピューティングで使用される一般的な行列積またはベクトル行列積向けにチューニングされ、小行列でも大行列でも効率的に動作するように設計されています。

インテル® Stratix® 10 NX FPGA AI Tensor ブロック

AI Tensor ブロックのマルチプライヤーは、INT8 と INT4 のベース精度を有し、共有指数サポート・ハードウェアを通じてブロック浮動小数点 16 (ブロック FP16) とブロック浮動小数点 12 (ブロック FP12) 数値フォーマットに対応します。INT32 あるいは IEEE754 単精度浮動小数点 (FP32) 精度はすべての加積算に対応しており、複数の AI Tensor ブロックを共にカスケード表示して大規模な行列をサポートすることができます。

SEU の緩和

SEU (Single event upset) は、放射線の影響により稀に発生する内部メモリーエレメントの予期せぬ状態変化です。この状態変化はソフトエラーと呼ばれ、デバイスが永久的に破損することはありません。

インテルの 14nm トライゲート・プロセスにより提供される高い SEU 耐性の結果、インテル® Stratix® 10 デバイスでのこのエラーの発生率は本質的に低いものとなります。また、インテルはデザインで SEU が発生した場所を特定するためのきめ細かい機能を提供しているため、適切に対応するようにシステムを設計できます。

インテル® Stratix® 10 FPGA & SoC はクラス最高の SEU 緩和機能で高い信頼性を確保

高度な SEU 検出 (ASD)
- センシティビティー・プロセシング
- 階層タグ
フォルト・インジェクション
- デザインの特性を把握し、改善するために使用

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Mitigating Single-Event Upsets (英語)

Intel Advanced SEU Detection (INTEL_ADV_SEU_DETECTION) IP Core User Guide (英語)

Debugging Single-Event Upsets Using the Fault Injection Debugger (英語)

SEU の概要説明 (英語)

FPGA デザインにおける Single Event Functional Interrupts (SEFI) の解説 (英語)

ハード・プロセッサー・システム

インテルの SoC FPGA 分野でのリーダーシップを土台に構築されたインテル® Stratix® 10 SoC には、次世代ハード・プロセッサー・システム (HPS) が含まれており、業界屈指のパフォーマンスと電力効率の SoC FPGA を提供します。HPS の中心には、非常に効率的なクアッドコア ARM* Cortex*-A53 プロセッサー・クラスターがあります。このプロセッサーは、非常に高いワット当たり性能を実現するために最適化され、前世代 SoC FPGA から最大 50 % 消費電力を削減します。また、HPS には、システムメモリー管理ユニット、キャッシュ・コヒーレンシー・ユニット、ハード・メモリー・コントローラー、およびエンベデッド・ペリフェラルの充実した機能セットが含まれています。

インテル® Stratix® 10 SoC 開発ツール

ARM* Development Studio* 5 (DS-5*) 搭載インテル® SoC FPGA エンベデッド開発スイート (SoC EDS) は、インテル® Stratix® 10 SoC をサポートし、ヘテロジニアス・デバッグ、プロファイリング、およびチップ全体の視覚化を提供します。SoC EDS は、CPU および FPGA ドメインからのあらゆるソフトウェア・デバッグ情報を一元化し、標準 DS-5 ユーザー・インターフェイス内に整理して提示します。インテルと ARM は、これまでにないレベルのデバッグの可視化とコントロールを実現し、ユーザーの生産性を大幅に向上させるツールキットを開発しました。

詳細については、インテル® Stratix® 10 SoC のページをご覧ください。

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