インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC は、パフォーマンス、電力効率、集積度、システム・インテグレーションにおいて革新的なアドバンテージをもたらします。インテル® Stratix® 10 デバイスは、革命的なインテル® Hyperflex™ FPGA アーキテクチャーを採用し、インテルの特許取得済み Embedded Multi-Die Interconnect Bridge (EMIB) テクノロジー、Advanced Interface Bus (AIB)、および拡大するチップレットのポートフォリオを組み込んでおり、前世代のハイパフォーマンス FPGA と比べて最大 2 倍のパフォーマンス向上を実現します。1
インテル® Stratix® 10 FPGA の開発ソフトウェア、デザインストア、ダウンロード、コミュニティー、およびサポートもご覧ください
インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Hyperflex™ FPGA アーキテクチャー
インテル® Stratix® 10 FPGA & SoC は、次世代システムが直面する課題に取り組むための、新しいインテル® Hyperflex™ FPGA アーキテクチャーを特長としています。このアーキテクチャーは、前世代のハイエンド FPGA の 2 倍のクロック周波数性能と最大 70 % の消費電力削減を実現します。2
利点
スループット向上
2 倍のコアクロック周波数性能を活用し、スループットが飛躍的に向上。
デザイン機能強化
高速化されたクロック周波数により、バス幅と IP サイズを縮小し、FPGA リソースをさらに解放して、より優れた機能を追加可能。
電力効率の改善
インテル® Hyperflex™ FPGA アーキテクチャーによって実現された IP サイズの小型化により、複数のデバイスにわたっていたデザインを 1 個のデバイスに統合し、前世代のデバイスから最大 70 % 消費電力を削減。
設計者の生産性向上
Hyper-Aware デザインツールを使用して、配線密集とデザインのイタレーションを減らし、性能を改善。
インテル® Hyperflex™ FPGA アーキテクチャーは、FPGA ファブリック全域にわたって、バイパス可能な追加のレジスターを埋め込んでいます。Hyper-Register と呼ばれるこの追加レジスターは、すべてのインターコネクト配線セグメントと、すべてのファンクション・ブロックの入力で使用できます。Hyper-Register によって、コア性能の倍増を実現する 3 つの主要なデザイン手法が可能になります。
- クリティカルパスを解消するきめ細かい Hyper-Retiming
- 配線遅延を解消するゼロ・レイテンシーの Hyper-Pipelining
- クラス最高の性能を実現する柔軟な Hyper-Optimization
これらの手法をデザインで使用すると、Hyper-Aware デザインツールは Hyper-Register を自動的に使用して、最大のコアクロック周波数を実現します。
インテル® Stratix® 10 デバイスのインテル® Hyperflex™ FPGA アーキテクチャー
インテル® Hyperflex™ FPGA アーキテクチャーの技術革新が、設計者が性能目標を達成するためにどのように役立つかを紹介しています。
インテル® Hyperflex™ FPGA アーキテクチャーのデザイン・ソフトウェアの技術革新により、どのようにデザインのイタレーションが減り、設計者の生産性が高まって、市場投入までの時間が短縮されるかを紹介しています。
インテル® Hyperflex™ FPGA アーキテクチャーによるデザインの最適化
インテル® Hyperflex™ FPGA アーキテクチャーにより、Hyper-Retiming、Hyper-Pipelining、および Hyper-Optimization という、2 倍の性能を実現する 3 つの主要なデザイン手法が可能になります。これらのアプリケーション・ノート (インテル® Stratix® 10 デバイスの高性能デザイン・ハンドブック (英語)) をお読みになると、これらの性能最適化手法を組み合わせてインテル® Stratix® 10 デバイスでクロック周波数を最大化する方法を学ぶことができます。
インテル® Hyperflex™ FPGA アーキテクチャーによる設計を今すぐ開始
インテル® Hyperflex™ FPGA アーキテクチャーでは、Hyper-Aware デザインフローを利用します。このフローには、設計者がデザイン性能を迅速に調査し、画期的な性能レベルを達成できる革新的な Fast Forward Compile 機能が含まれています。
Fast Forward Compile は現在利用可能で、インテル® Stratix® 10 FPGA のインテル® Hyperflex™ FPGA アーキテクチャーを使用したデザインを直ちに開始することができます。ライセンスの入手については、販売代理店にお問い合わせください。
Fast Forward Compile 機能の評価については、販売代理店にお問い合わせください。
Fast Forward Compile デモビデオ
インテル® Stratix® 10 デバイスデザイン向け Fast Forward Compile 機能に関するデモビデオを提供しています。このビデオでは、Fast Forward Compile 機能が革新的な性能調査機能をどのように提供し、かつインテル® Hyperflex™ FPGA アーキテクチャーの、以下のような 3 つの主要なデザイン最適化を実行するかを説明しています。
- Hyper-Retiming を有効にするためにリタイミングの制限を克服する方法。
- Hyper-Pipelining を実施するためにデザインを最適化する方法。
- Hyper-Optimization のためにパフォーマンスのボトルネックを特定して克服する方法。
インテル® Hyperflex™ FPGA アーキテクチャーに関するトレーニングを確認
インテル® Hyperflex™ FPGA アーキテクチャーを使用してデザインの最大性能を引き出すデザイン最適化手法を取り上げた、オンライン・トレーニング (英語) を提供しています。
ヘテロジニアスな 3D システムインパッケージ・インテグレーション
インテル® Stratix® 10 FPGA & SoC は、ヘテロジニアス 3D システムインパッケージ (SiP) インテグレーション・テクノロジーにより、1 つのパッケージでモノリシック FPGA コア・ファブリックを 3D SiP トランシーバー・タイルなどの高度なコンポーネントと統合します。
拡張性と柔軟性の高いソリューション
ヘテロジニアス 3D SiP 統合により、1 つのパッケージ内で機能やプロセスノードを効果的に混在させた製品の複数のバージョンを開発するためのスケーラブルで柔軟性の高い方法を実現することができます。
機能とプロセスノードの混在
ヘテロジニアス 3D SiP 統合により、以下に示されるようなシステムレベルの重要な利点が多数実現されます。
ハイパフォーマンス
ヘテロジニアスなインテグレーションにより、より高帯域幅のインターフェイス機能を統合し、400 ギガビット～1 テラビットのシステムのニーズを満たすことができます。
消費電力の低減
PCB のディスクリート・コンポーネントに比べ、ヘテロジニアス・インテグレーションでは、長いインターコネクトの駆動に消費される電力の量を削減し、全体的な消費電力を抑えたソリューションを実現します。
小型のフォームファクター
ディスクリート・コンポーネントを 1 つのパッケージに統合することにより、配線に使用するボード面積を縮小できるなど、ソリューション全体を著しく小型化できます。
ヘテロジニアス 3D SiP 統合についての詳細
このホワイトペーパーでは、インテル® Stratix® 10 FPGA & SoC がヘテロジニアス 3D SiP 統合をどのように活用して、スケーラビリティーと柔軟性を向上しながら性能、消費電力、およびフォームファクターの飛躍的進歩を実現するかについて説明します。また、インテルの EMIB テクノロジーがマルチダイ統合のための優れたソリューションをどのように実現するかについても知ることができます。
インテル® Stratix® 10 デバイス向け EMIB パッケージング技術
インテルが特許を持つ Embedded Multi Die Interconnect Bridge (EMIB) テクノロジーは、アナログ、メモリー、ASIC、CPU などのシステム上重要なコンポーネントの効果的なインパッケージ統合を可能にします。インテルが特許を持つ EMIB テクノロジーは、製造フローがほかのインパッケージ統合テクノロジーよりもシンプルです。さらに、EMIB を使用すると、シリコン貫通ビア (TSV) や特殊なインターポーザー・シリコンを使用しなくて済むため、性能がより高く、複雑さが抑えられ、シグナル・インテグリティーとパワー・インテグリティーが優れたソリューションを実現できます。EMIB は、基板に組み込まれた小型のシリコン・ブリッジ・デバイスを使用して、ダイ間に超高集積度インターコネクトを提供します。標準的なフリップチップ・アセンブリーが、チップからパッケージのボールに電源およびユーザーシグナルを接続します。このアプローチはコア・スイッチングのノイズとクロストークからの干渉を最小限に抑えることで、優れたシグナル・インテグリティーとパワー・インテグリティーを実現します。
今後発売されるインテル® Stratix® 10 デバイスファミリーでのこのテクノロジーの具体的な実装については、トランシーバーのセクションをご覧ください。
トランシーバー
インテル® Stratix® 10 FPGA & SoC FPGA は、革新的なヘテロジニアス 3D システムインパッケージ (SiP) トランシーバーの導入により、新しい時代のトランシーバー・テクノロジーを提供します。システムインパッケージを用いて、トランシーバー・タイルをモノリシック・プログラマブル・コア・ファブリックと組み合わせ、ほぼすべてのマーケットセグメントで高まり続けるシステム帯域幅の需要に対応することができます。トランシーバー・タイルにより、使い勝手を犠牲にすることなく、最大のトランシーバー・チャネル数の FPGA を実現できます。
機能 |
トランシーバー・タイルのタイプ |
|||
|---|---|---|---|---|
L タイル (17.4G) PCIe* Gen3 x16 |
H タイル (28.3G) PCIe* Gen3 x16 |
E タイル (30G/58G) 4x100GE |
P タイル (16G) または |
|
| インテル® Stratix® 10 デバイスファミリー | GX、SX | GX, SX, TX, MX | TX, MX | DX |
| 最大トランシーバー数 / タイル* | 24 | 24 | 24 | 20 |
| チップ間最大データレート (NRZ/PAM4) | 17.4 Gbps/- | 28.3 Gbps/- | 28.9 Gbps/57.8 Gbps | 16 GT/s/- |
| バックプレーン最大データレート (NRZ/PAM4) | 12.5 Gbps/- | 28.3 Gbps/- | 28.9 Gbps/57.8 Gbps | 16 GT/s/- |
| 最大データレートでの挿入損失 | 最大 18 dB | 最大 30 dB | 最大 35 dB | PCIe* Gen 4 および UPI の仕様と条件を参照 |
| ハード IP | PCIe* Gen1、2、および 3 x1、x4、x8、および x16 レーンをサポート 10G Fire Code FEC ハード IP |
PCIe* Gen1、2、および 3 x1、x4、x8、および x16 レーン SR-IOV、 4 つの物理ファンクション、 2K バーチャル・ファンクション 10G Fire Code FEC ハード IP |
RS-FEC および KP-FEC を備えた 10 / 25 / 100 GbE MAC | インテル® Ultra Path インターコネクト (インテル® UPI) PCIe* Gen1、2、3、および 4 x1、x4、x8、および x16 レーン SR-IOV、 8 つの物理ファンクション 2048 のバーチャル・ファンクション ポート分岐のサポート (2x8 のエンドポイントまたは 4x4 のルートポート) トランザクション・レイヤー (TL) バイパス機能 CvP (プロトコル経由コンフィグレーション) 初期化 自律モード VirtIO スケーラブル IOV 共有仮想メモリー |
| *デバイスとパッケージの組み合わせで利用可能なトランシーバーの正確な数については、インテル® Stratix® 10 デバイスの製品一覧を参照してください。 | ||||
ヘテロジニアス 3D SiP の利点
かつてない性能
- インテル® Stratix® 10 GX デバイス & SX デバイスは最大 28.3Gbps のデータレートをサポートし、主流プロトコルに対応
- インテル® Stratix® 10 TX デバイス & MX デバイスは最大 57.8Gbps PAM4 のデータレートをサポートし、主流プロトコルと次世代のプロトコル (PAM4 など) に対応
- インテル® Stratix® 10 DX デバイスは、レーン当たり最大 16 GT/s の PCIe* データレートと最大 11.2 GT/s の UPI データレートをサポートし、一部のインテル® Xeon® スケーラブル・プロセッサーへのメインストリーム接続およびコヒーレント接続に対応予定。
最大トランシーバー数のファミリー
- 最大 144 個の全二重チャネル。
- 最大 6 つの PCI Express* (PCIe*) Gen3 インスタンスおよび x16 ハード IP。
- 最大 4 つの PCI Express* (PCIe*) Gen4 インスタンスおよび x16 ハード IP (P タイル)。
- 最大 3 つのインテル® Ultra Path インターコネクト (インテル® UPI) ハード IP インスタンス。
- サポートするハード IP: 100GE MAC および PHY、RS-FEC。
柔軟性およびスケーラビリティー
- 現在および将来のプロトコル要件のニーズに対応可能な 4 つの各種トランシーバー・タイル。
- デュアルモード・トランシーバーにより、PAM4 変調と NRZ 変調の間で切り替え可能。
- 最大 16 GB の 512 Gbps インパッケージ HBM2 DRAM メモリー。
使いやすさ
- アダプティブ連続時間リニア・イコライゼーション (CTLE) とアダプティブ・デシジョン・フィードバック・イコライゼーション (DFE) が長距離アプリケーションのニーズに対応。
- 高精度シグナル・インテグリティー・キャリブレーション・エンジン (PreSICE)。
- ダイナミック・リコンフィグレーション機能を持つフィジカル・コーディング・サブレイヤー (PCS) とフィジカル・メディア・アタッチメント (PMA)。
CPU、ASIC、および ASSP へのインターコネクト
インテル® Stratix® 10 DX FPGA は、ハイパフォーマンスなアクセラレーション・アプリケーションを対象として、データセンター、ネットワーキング、クラウド・コンピューティング、テスト / 計測の各市場での採用が増えています。UPI インターフェイスと PCIe* Gen4 インターフェイスの両方をサポートするハードとソフトの IP ブロックを特長としています。
FPGA を特定のインテル® Xeon® スケーラブル・プロセッサーに接続すると、インテル® Ultra Path インターコネクト (インテル® UPI) を介し、低レイテンシーかつハイパフォーマンスのコヒーレント・インターフェイスが提供されます。非コヒーレント・インターフェイスでは PCI Express* (PCIe*) Gen4 ケーブルデバイスを利用します。
インテル® Stratix® 10 FPGA および SoCs インターコネクト・ソリューションの詳細は次のとおりです。
- インテル® Stratix® 10 デバイスに組込まれた、インテル® UPI のハード IP ブロックにより、キャッシュ・エージェントとホーム・エージェント・ソフト IP をサポート
- PCI Express Gen4 x16 のハード IP ブロックは、エンドポイントおよびルートポート分岐モード、シングルルート I/O 仮想化 (SR-IOV)、仮想 I/O デバイス (VIRTIO)、インテル® スケーラブル I/O 仮想化 (インテル® スケーラブル IOV) の仮想化サポート、トランザクション・レイヤー・バイパス・モードなどの機能を搭載しています。
外部メモリー・インターフェイス
インテル® Stratix® 10 デバイスは、シリアル・インターフェイスやパラレル・インターフェイスをはじめ、クラス最高のメモリー・インターフェイス・サポートを提供します。
パラレル・メモリー・インターフェイス
インテル® Stratix® 10 デバイスは、DDR4 SDRAM に最大 2,666 Mbps のパラレル・メモリー・サポートを提供し、以下のようなその他の各種プロトコルもサポートしています。
- 以下の規格をサポートする、クラス最高のハード・メモリー・コントローラーが、低消費電力で高い性能を提供します。
- DDR4
- DDR3 / DDR3L
- LPDDR3
- ソフト・コントローラーのサポートは、以下の各種メモリー・インターフェイス規格をサポートする柔軟性を提供します。
- RLDRAM 3
- QDR II+ / QDR II + Xtreme / QDR IV。
- 一部のインテル® Optane™ DC パーシステント・メモリー。
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セキュア・デバイス・マネージャー
インテル® Stratix® 10 デバイスファミリーは、すべての集積度、およびデバイス・ファミリー・バージョンで利用できる新しいセキュア・デバイス・マネージャー (SDM) を導入します。FPGA 全体の中央コマンドセンターの機能を果たすセキュア・デバイス・マネージャーは、コンフィグレーション、デバイス・セキュリティー、SEU (Single Event Upset) への対応、電力管理などの主な操作を制御します。セキュア・デバイス・マネージャーは、FPGA ファブリック、SoC デバイスのハード・プロセッサー・システム (HPS)、エンベデッド・ハード IP ブロック、I/O ブロックなどのデバイス全体に対して統一されたセキュアな管理システムを構築します。
セキュア・デバイス・マネージャーの主な利点
ユーザー構成可能なブートプロセス
インテル® Stratix® 10 のユーザーは、専用のプロセッサー管理コンフィグレーションにより、FPGA または SoC デバイスにおけるコアロジックのコンフィグレーション順序を制御することができます。FPGA コアの各種セクションの暗号化に、セクターレベルで複数の異なる鍵を選択することができます。セキュア・デバイス・マネージャーは、前世代の FPGA & SoC と比べて高い柔軟性とユーザーが選択するコンフィグレーション制御を実現します。
SEU へのユーザースクリプトによる対応と改ざん検出
セキュア・デバイス・マネージャーの専用プロセッサーでは、FPGA または SoC の SEU への対応と改ざん検出を制御することができます。インテル® Stratix® 10 デバイスは、受動データの無効化によりセキュリティー対応を行う、ユーザースクリプトによるデバイスのゼロ化もサポートしています。
キーを保護するための PUF
インテル® Stratix® 10 デバイスは、ビットストリーム暗号キーの保護に関して業界トップのセキュリティーを提供する PUF (Physically Unclonable Function) を実装しています。
改ざん防止
インテル® Stratix® 10 デバイスには、改ざん攻撃を検出するオンチップ温度センサーとデバイス電圧レールモニターが装備されています。また、セキュア・デバイス・マネージャーのセキュアなプロセッサーにより、コンフィグレーション・プロセスを更新することもできます。特定のコンフィグレーション・プロセスが脅威プロファイルに対して無効なことが判明した場合は、別のコンフィグレーション順序や更新した暗号化プロセスを使用することもできます。
高度な鍵管理スキーム
インテル® Stratix® 10 デバイスは、複雑な非対称キーの認証 / 承認スキームに対応しています。ビットストリーム・セクションの認証には複数のキーを使用できます。複数のキーを使用することで、複数のビットストリームまたはビットストリーム・セクションを認証することができます。承認された署名キーのアクセス許可を管理するだけでなく 、署名キーを破棄したり交換したりすることもできます。
インテル® Stratix® 10 デバイスは、任意の単一キーで暗号化されるデータの量を最小限に抑えられる高度なビットストリーム暗号スキームを実装しています。複数のキーを使用して複数のビットストリーム・セクションを暗号化することも、キー更新モードを有効にすることで各ビットストリーム・セクションで暗号キーを自動的に更新することもできます。
高度なデバイス管理
セキュア・デバイス・マネージャーのユーザーおよびコマンド認証機能を使用すると、インテル® Stratix® 10 ファミリーに対し新しいセキュアなデバイス保守機能のクラス全体を実現することもできます。次のような機能があります。
- セキュアなリモート更新 (認証あり)
- ユーザー鍵を公開しないデバイスのセキュアな RMA (return material authorization)
- デザインおよび ARM* コードのセキュアなデバッグ
- セキュアな鍵管理
デジタル信号処理 (DSP)
インテル® Stratix® 10 デバイスでは、DSP デザインで最大 10 TFLOPS の IEEE-754 単精度浮動小数点処理を実現できます。この前例のないコンピューター処理スループットは、各 DSP ブロック内のハード化浮動小数点演算機能により実現されました。当初インテル® Arria® 10 デバイスファミリーで導入され、拡張されてインテル® Stratix® 10 FPGA & SoC で桁違いのスループットを実現しています。インテル® Stratix® 10 FPGA ＆ SoC DSP の背景をご覧ください。
インテル® Stratix® 10 デバイス DSP ブロック
かつてない性能
インテル® Stratix® 10 デバイスは、最大 23 TMAC の固定小数点性能と最大 10 TFLOPS の IEEE-754 単精度小数点性能を提供します。
画期的なワットあたり性能効率
インテル® Stratix® 10 デバイスは、高性能であるだけでなく、ワットあたり最大 80 GFLOP の電力効率を実現できます。このレベルの浮動小数点電力効率は、ほかのコンピューティング・エレメントの数分の 1 の消費電力で性能を実現する、浮動小数点処理業界における大きな技術革新です。
デザインエントリーの最適化と統合
浮動小数点演算を含むデザインは、以下のような多数のデザインフローにより実現できます。
- インテル® FPGA IP コア
- DSP Builder for インテル® FPGA のモデルベース・デザインフロー
- OpenCL* の C 言語ベースのデザインフロー
- Verilog HDL および VHDL の HDL テンプレート。
AI テンソルブロック
AI アクセラレーション・デザインは、インテル® Stratix® 10 NX FPGA を使用して、1 TOPS/W までで 143 個の INT8/ ブロック浮動小数点 16 (ブロック FP16) TOPS/TFLOPS あるいは 2 TOPS/W までで 286 個の INT4/ ブロック浮動小数点 12 (ブロック FP12) TOPS/TFLOPS を実現できます3。このコンピューター処理スループットは、AI テンソルブロックという AI 最適化された新しいタイプのコンピューティング・ブロックにより可能になりました。AI テンソルブロックのアーキテクチャーには、それぞれ 10 個のマルチプライヤーと 10 個のアキュムレーターが、各ブロック内に合計 30 個のマルチプライヤーと 30 個のアキュムレーターを有する 3 つのドット積ユニットが含まれています。AI テンソルブロックのアーキテクチャーは、幅広い AI コンピューティングで使用される一般的な行列積またはベクトル行列積向けにチューニングされ、小行列でも大行列でも効率的に動作するように設計されています。
インテル® Stratix® 10 FPGA & SoC はクラス最高の SEU 緩和機能で高い信頼性を確保
- 高度な SEU 検出 (ASD)
- センシティビティー・プロセシング
- 階層タグ
- フォルト・インジェクション
- デザインの特性を把握し、改善するために使用
ハード・プロセッサー・システム
インテルの SoC FPGA 分野でのリーダーシップを土台に構築されたインテル® Stratix® 10 SoC には、次世代ハード・プロセッサー・システム (HPS) が含まれており、業界屈指のパフォーマンスと電力効率の SoC FPGA を提供します。HPS の中心には、非常に効率的なクアッドコア ARM* Cortex*-A53 プロセッサー・クラスターがあります。このプロセッサーは、非常に高いワットあたり性能を実現するために最適化され、前世代 SoC FPGA から最大 50 % 消費電力を削減します。また、HPS には、システムメモリー管理ユニット、キャッシュ・コヒーレンシー・ユニット、ハード・メモリー・コントローラー、およびエンベデッド・ペリフェラルの充実した機能セットが含まれています。
インテル® Stratix® 10 SoC 開発ツール
ARM* Development Studio* 5 (DS-5*) 搭載インテル® SoC FPGA エンベデッド開発スイート (SoC EDS) は、インテル® Stratix® 10 SoC をサポートし、ヘテロジニアス・デバッグ、プロファイリング、およびチップ全体の視覚化を提供します。SoC EDS は、CPU および FPGA ドメインからのあらゆるソフトウェア・デバッグ情報を一元化し、標準 DS-5* ユーザー・インターフェイス内に整理して提示します。インテルと ARM は、これまでにないレベルのデバッグの可視化とコントロールを実現し、ユーザーの生産性を大幅に向上させるツールキットを開発しました。
詳細については、インテル® Stratix® 10 SoC のページをご覧ください。
その他のリソース
開発ボード、Intellectual Property (IP)、サポートなど、インテル® FPGA デバイスに関するその他のコンテンツをご覧ください。
サポートリソース
トレーニング、ドキュメント、ダウンロード、ツール、サポートオプションのためのリソースセンター。
開発ボード
インテル® FPGA とそのパートナーは、FPGA の設計プロセスを加速する、さまざまな開発ボードやハードウェア・ツールを提供しています。
知的財産
インテル® FPGA IP ポートフォリオは、ソフトおよびハードの IP コアの組み合わせとリファレンス・デザインにより、多様なアプリケーションに対応します。
デザインツール
ハードウェア・エンジニアやソフトウェア開発者が FPGA デザインを作成する際に役立つソフトウェアと開発ツールを紹介します。
セールスへのお問い合わせ
インテル® FPGA 製品の設計やアクセラレーションのニーズについては、セールス担当者までお問い合わせください。
製品コード
インテル® FPGA の部品番号 (プリフィクスやパッケージコードなど) について紹介します。
購入情報
インテルの正規販売代理店までお問い合わせください。
免責事項
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。
テストは、特定のシステムでの個々のテストにおけるコンポーネントのパフォーマンスを測定します。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、http://www.intel.com/performance/ (英語) を参照してください。
インテル社内での推定値に基づいています。
テストは、特定のシステムでの個々のテストにおけるコンポーネントのパフォーマンスを測定します。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、http://www.intel.co.jp/performance/ (英語) を参照してください。
インテル® テクノロジーを使用するには、対応するハードウェア、ソフトウェア、またはサービスの有効化が必要となる場合があります。
絶対的なセキュリティーを提供できる製品やコンポーネントはありません。
結果は推定 / シミュレートされています。コストと結果は状況によって変わります。
© Intel Corporation.Intel、インテル、それらのロゴ、およびその他のインテルのマークは、アメリカ合衆国および / またはその他の国における Intel Corporation またはその子会社の商標です。その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。
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