MAX® V デバイスは、実績のある MAX® II アーキテクチャーを活用し、インスタント・オン、不揮発性 CPLD の特性を、FPGA、オンチップメモリー、内蔵オシレーターに通常備わる先進的な機能と統合します。

低コストの実現

MAX® V CPLD は、低コストの製造プロセスと一般的な低コストパッケージの組み合わせを使用して構築されています。パッド制限、スタガード I/O パッド配置を使用することにより最小ダイサイズを実現できるため、I/O 当たりのコストが非常に低くなります。

インテル® Quartus® Prime 開発ソフトウェアを使用したデザイン

デザイン最適化プロセスを簡素化するため、MAX® V CPLD アーキテクチャーとインテル® Quartus® Prime 開発ソフトウェア適合アルゴリズムを相互に改善し、ロックダウンしたピンにより tPD、tCO、tSU、fMAX のパフォーマンスを最適化します。デザイン機能が変更されると、インテル® Quartus® Prime 開発ソフトウェアは、ロックされたピン割り当ておよびプッシュボタン式コンパイルフローを使用して必要条件を満たすか、さらなる性能向上を実現します。すべての MAX® V CPLD は、無料のインテル® Quartus® Prime 開発ソフトウェア・ライト・エディションによりサポートされています。