DDR5 および DDR4 EMIF FPGA IP
DDR5 および DDR4 は、DDR3 と比較して、より優れたパフォーマンス、高密度、低消費電力、より高度な制御機能を実現します。DDR5 EMIF IP および DDR4 EMIF FPGA IP は、コンピューティング・メモリーの高いニーズに対し、クライアントおよびデータセンターのシステム向けにソリューションを提供します。
DDR5 および DDR4 EMIF FPGA IP
コントローラーと PHY のハード化は、以下のような利点をもたらします。
- プレクローズドのタイミングによる開発サイクルおよび市場投入までの時間の短縮
- ユーザー・アプリケーション向けの FPGA ファブリック・ロジック・リソースがさらに利用可能
- fMax、効率、およびレイテンシーの改善
- 低消費電力ソリューション
Agilex™ 5 デバイス、Agilex™ 7 デバイス、Stratix® 10 デバイス、Arria® 10 FPGA のこれらの利点は、産業機器、無線 / 有線放送、医療、小売、テスト測定など、さまざまなアプリケーションで使用できます。
EMIF プロトコルと機能
機能 |
Agilex™ 5 FPGA |
Agilex™ 7 FPGA M シリーズ |
Agilex™ 7 FPGA I シリーズおよび F シリーズ |
Stratix® 10 FPGA |
|---|---|---|---|---|
DDR5 |
○ |
○ |
☓ |
☓ |
LPDDR5 |
○ |
○ |
☓ |
☓ |
DDR4 |
○ |
○ |
○ |
○ |
LPDDR4 |
○ |
☓ |
☓ |
☓ |
QDRIV |
☓ |
☓ |
○ |
○ |
MAX インターフェイス幅 |
X72(DDR4) |
X80(DDR5) |
X72(DDR4) |
X72(DDR4) |
最大インターフェイス・レート |
4667Mbps (LPDDR5) |
5600Mbps (DDR5) |
3200Mbps (DDR4) |
2666Mbps (DDR4) |
サポートされる最大ランク |
2 |
2 |
4 |
4 |
デバッグ機能
EMI デバッグ・ツールキットの機能には、以下の基本機能と高度なデバッグ機能が含まれます。
- キャリブレーション・マージン、ステータス、ピンの遅延および VREF 設定の表示
- 再起動キャリブレーション、トラフィック・ジェネレーター、ドライバー・マージニング
- 遅延設定と終了設定の更新
- 構成可能なトラフィック・ジェネレーターによるテスト・トラフィック・パターンの送信
Agilex™ 5 FPGA 動作中外部メモリー・インターフェイス IP
Agilex™ 5 デバイスで提供される高速外部メモリー・インターフェイスのデモをご覧ください。
その他のリソース
IP のご紹介
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テクニカルサポート
この IP コアの技術サポートについては、サポートリソースまたはインテル® プレミア・サポートをご覧ください。また、ナレッジセンターおよびコミュニティーで、この機能に関連するトピックを検索することもできます。
IP の評価と購入
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