DDR5/DDR4 および LPDDR5/LPDDR4 EMIF FPGA IP
DDR4 と DDR5 は、前世代よりも高い帯域幅とパフォーマンスの向上を実現し、DDR5 は速度と電力効率をさらに向上させます。LPDDR4 と LPDDR5 は低消費電力に最適化されており、組込みアプリケーションに最適です。LPDDR5 は、より高速なデータレートと電力管理の改善を実現します。Altera® FPGA と統合することで、これらのメモリー・テクノロジーは、ネットワーキング、クラウド、エッジを含む幅広いアプリケーションで、より高速なデータ処理とより効率的な電力使用を可能にします。
EMIF プロトコルと機能
機能 |
Agilex™ 3 FPGAs | Agilex™ 5 FPGA |
Agilex™ 7 FPGA M シリーズ |
Agilex™ 7 FPGA I シリーズおよび F シリーズ |
Stratix® 10 FPGA |
|---|---|---|---|---|---|
DDR5 |
☓ | ○ |
○ |
☓ |
☓ |
LPDDR5 |
☓ | ○ |
○ |
☓ |
☓ |
DDR4 |
☓ | ○ |
○ |
○ |
○ |
LPDDR4 |
○ | ○ |
☓ |
☓ |
☓ |
QDRIV |
☓ | ☓ |
☓ |
○ |
○ |
最大インターフェイス幅 |
X32 (LPDDR4) | X72 (DDR4) |
X80 (DDR5) |
X72 (DDR4) |
X72 (DDR4) |
最大インターフェイス・レート |
2133Mbps | 4667Mbps (LPDDR5) |
5600Mbps (DDR5) |
3200Mbps |
2666Mbps |
サポートされる最大ランク |
2 | 2 |
2 |
4 |
4 |
デバッグ機能
EMI デバッグ・ツールキットの機能には、以下の基本機能と高度なデバッグ機能が含まれます。
- キャリブレーション・マージン、ステータス、ピンの遅延および VREF 設定の表示
- 再起動キャリブレーション、トラフィック・ジェネレーター、ドライバー・マージニング
- 遅延設定と終了設定の更新
- 構成可能なトラフィック・ジェネレーターによるテスト・トラフィック・パターンの送信
Agilex™ 5 FPGA 動作中外部メモリー・インターフェイス IP
Agilex 5 デバイスで提供される高速外部メモリー・インターフェイスのデモをご覧ください。
その他のリソース
IP のご紹介
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テクニカルサポート
この IP コアの技術サポートについては、サポートリソースまたはインテル® プレミア・サポートをご覧ください。また、ナレッジセンターおよびコミュニティーで、この機能に関連するトピックを検索することもできます。
IP の評価と購入
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IP ベース・スイート
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