FPGA トリプル・スピード・イーサネット IP
FPGA トリプル・スピード・イーサネット IP
概要
インテル® FPGA トリプル・スピード・イーサネット IP コアは、10/100/1000Mbps イーサネットのメディアアクセス制御 (MAC) と物理コーディング・サブレイヤー (PCS) の Intellectual Property (IP) で構成されています。この IP 機能により、FPGA はイーサネット・ネットワークに接続する外部のイーサネット PHY デバイスに接続できます。
この IP は、MAC のみのモードまたは MAC + PHY モードで提供されます。MAC のみのモードでは、IP は外部 PHY チップを使用してシグナリングを行います。外部 PHY への 2 つの対応インターフェイスは、GMII (125MHz SDR で 8 ビット・インターフェイス) と RGMII (125MHz DDR で 4 ビット・インターフェイス) です。
MAC + PHY モードでは、PHY はオンチップ・トランシーバーまたは最大 1.25Gbps で動作可能な動的位相調整 (DPA) ロジックを備えた LVDS I/O を使用して実現されます。この場合、SGMII または 1000Base-X プロトコルが使用されます。LVDS I/O を使用すると、非常にスケーラブルなマルチポートのギガビット・イーサネット (GbE) システムの設計が可能になり、シリアル・トランシーバーを節約してより高性能なプロトコルを実現できます。
機能
- 必要な IP モジュールをすべて備えた完全な 10/100/1000Mbps イーサネット
- 10/100/1000Mbps MAC、PCS、PMA および PMA
- 柔軟な IP オプション
- MAC のみ、PCS のみ、MAC + PCS、MAC + PCS + PMA、PCS + PMA
- 900 ロジック・エレメント (small-MAC) まで、さまざまな用途とサイズに対応する多くのオプション
- 簡易ネットワーク管理プロトコル (SNMP) 管理情報ベース (MIB および MIB-II) およびリモート・ネットワーク監視 (RMON) をサポートする標準ベースの統計カウンター
- パラメーター化可能な FIFO または FIFO なしの MAC オプション
- ハードウェア IP の IEEE 1588 v2 の高精度および高精度タイムスタンプのオプション
- 1 ステップと 2 ステップの時間同期
- IPv4、IPv6、およびイーサネットでの IEEE 1588 v2 PTP パケットのカプセル化をサポート
- サンプルデザインのリアルタイム・オブ・デー・クロック・ジェネレータ (ToD) IP
- さまざまな FPGA ファミリー向けに外部イーサネット・インターフェイスのオプションを多数搭載
- MII (10/100Mbps)、GMII、RGMII、および SGMII (10/100/1000Mbps)、1000BASE-X、および TBI (1Gbps)
- 外部 PHY デバイス管理用の管理データ I/O (MDIO)
関連リンク
ドキュメント
† テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.com/performance/ (英語) を参照してください。Intel® および Quartus® は、アメリカ合衆国および / またはその他の国における Intel Corporation またはその子会社の商標です。
その他のリソース
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テクニカルサポート
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