インテル® FPGA イーサネット IP コア向けインテル® Stratix® 10 FPGA H タイル・ハード IP

インテル® FPGA イーサネット IP コア向けインテル® Stratix® 10 FPGA H タイル・ハード IPは、100Gbps のイーサネット・データレートでこのハード IP へのアクセスを提供します。この IP コアは、インテル® FPGA IP ライブラリーに含まれており、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの IP カタログから入手できます。IP コアは、100G BASE-R4 イーサネット・チャネルで利用できます。イーサネット・データレートについては、メディアアクセス制御（MAC）+物理符号化副層（PCS）のバリエーションまたはPCSのみのバリエーションを選択できます。

100GBASE-R4イーサネット・チャネルは、4つの 25.78125Gbps リンクにマップされます。FPGA シリアル・トランシーバーは、IEEE802.3-2015 高速イーサネット標準 CAUI-4 仕様イーサネットです。IP コアは、IP コアのバリエーションに関連する仕様を実装するようにトランシーバーを構成します。トランシーバー・インターフェイスは、外部の物理媒体依存 (PMD) 光モジュールまたは別のデバイスに直接接続できます。

機能

IP コアは、IEEE Web サイト (www.ieee.org) で入手可能な IEEE802.3-2015 高速イーサネット標準に準拠して設計されています。MAC は、遅延を最適化するためのカットスルー・フレーム処理を提供し、64 バイトのフレーム長でフル・ワイヤー・ライン速度をサポートし、パケットのドロップがない連続または混合長のトラフィックをサポートします。イーサネット IP コアバリエーション用のすべてのインテル® Stratix® 10 FPGA H タイル・ハードIPは、全二重モードです。これらのインテル® FPGA IP コアのバリエーションには以下の機能があります。

PHY:

• インテル® Stratix® 10 FPGA 25.78125Gbps シリアル・トランシーバーにシームレスにインターフェイスするハード IP ロジック。
• 25.78125Gbps で動作する 2 つまたは 4 つの FPGA ハード・シリアル・トランシーバー・レーンで構成される LAUI または CAUI-4 外部インターフェイス。
• 複数のレーンからのデータを整列させるためのデータ・ストライピングおよび整列マーカーを備えた 64B/66B エンコーディングに基づく LAUI または CAUI-4 リンクをサポートします。
• IEEE 標準 802.3-2915 条項 73 で定義されているオートネゴシエーション (AN) をサポートします。
• IEEE 標準 802.3-2915 条項 92 および 93 で定義されているリンク・トレーニング (LT) に対応。
• IEEE802.3-2015 高速イーサネット規格第 80.5 項の要件を超えるレシーバー (RX) スキューの変動許容値

フレーム構造制御:

• ジャンボパケットのサポート。
• RX サイクル冗長検査 (CRC) パススルー制御。
• 100G リンクの 1,000 ビット RX PCS レーンスキュー許容値。これは、IEEE 802.3-2015 高速イーサネット標準条項 82.2.12 の要件を超えています。
• オプションのパケットごとのトランシーバー (TX) CRCの生成と挿入。
• RX および TX プリアンブル・パススルーのオプション。独自のユーザー管理情報転送を必要とするアプリケーション用です。
• TX MAC 発信元アドレス挿入オプション。
• TX 自動フレームパディングは、イーサネット・リンク上の 64 バイト最小イーサネット・フレーム長を満たします。オプションでこの機能をパケット単位で無効化
• TX エラー挿入機能が、TX クライアント・インターフェイスに対する進行中の入力のクライアント無効化をサポート。
• 細かく制御された 8 バイト、10 バイト、または 12 バイトのパケット間隔 (IPG) の最小平均値を維持したり、ユーザーがクライアント・インターフェイスから IPG をドライブしたりすることができる Deficit Idle Counter (DIC) オプション。

フレームの監視と統計

• RX CRC のチェックおよびエラー報告。
  
• IEEE 仕様に準拠している厳密 Smart Frame Delimiter (SFD) チェックのオプション。
• IEEE 仕様に準拠したオプションの RX 厳密プリアンブル・チェック。
• IEEE 仕様に準拠した RX の不正な形式のパケットチェック。
• 受信制御フレームタイプの表示。
• 統計カウンター。
• スナップショット機能。正確なタイミングで統計カウンター値をキャプチャーします。
• オプションの障害シグナリング。EEE 802.3-2015 高速イーサネット標準条項 66 で定義されているように、単方向リンク障害をサポートして、ローカル障害を検出して報告し、リモート障害を生成します。

フレックス E:

• TX および RX PCS66 スクランブラー / デスクランブラーを備えたオプションの 100GE 固定ビットレート (CBR)。

フロー制御:

• オプションの IEEE 802.3-2015 イーサネット規格の第 31 項のイーサネット・フロー・コントロール操作。一時停止レジスターまたは一時停止インターフェイスを使用します。
  
• IEEE 標準 802.1Q-201 に準拠するオプションの優先度ベースのフロー制御-修正 17: 優先度ベースのフロー制御。
• フレーム・フィルタリング制御の一時停止。
• ソフトウェアは、ローカル TX MAC データフローを動的に切り替えて、選択的な入力フローカットオフをサポートできます。

光伝送ネットワーク:

• TX および RXPCS66 ビットエンコーディングとスクランブリングが無効になっているオプションの25/50GE 固定ビットレート (CBR)。
  
• オプションのフル MAC および PCS 66 ビット機能を備えた 25/50GE CBR。

ユーザー・システム・インターフェイス:

• Avalon メモリー・マップド (Avalon-MM) 管理インターフェイスは、IP コアの制御およびステータスレジスターにアクセスします。
  
• Avalon-ST データパス ・インターフェイスは、MAC + PCS バリエーションの最上位バイト (MSB) のフレームの開始で、MAC をクライアントロジックに接続します。Avalon-ST データパス・インターフェイスでは、MAC をクライアント・ロジックに接続。フレームの先頭は、MAC+PCS バリエーションの最上位バイト (MSB) です。100GBASE-R4 バリエーションのインターフェイスには 512 ビットで、この RX クライアント・インターフェイスの SOP アライメントと RX および TX プリアンブル・パススルー・オプションであってもデータレートを確保します。
• MII データパス・インターフェイスでは、PCS のみのバリエーションで PCS をクライアント・ロジックに接続。100GBASE-R4 バリエーションのインターフェイスは 256 ビットです。
• ハードウェアおよびソフトウェアのリセット・コントロール。
• 同期イーサネット (Sync-E) をサポートするために、クロックデータ復元 (CDR) 出力信号をデバイス・ファブリックに提供します。

デバッグとテスト容易性:

• オプションのシリアル・トランシーバーでのシリアル PMA ループバック (TX から RX)。自己診断テスト用です。
  
• オプションの MAC または PCS でのパラレル・ループバック (TX から RX)。自己診断テスト用です。
• ビットインターリーブ・パリティー・エラー・カウンター。PCS レーンごとのビットエラーを監視します。
• RX PCS エラー・ブロック・カウンター。フレーム中およびフレーム間のエラーを監視します。
• 誤った形式およびドロップされたパケットカウンター。
• すべての PCS レーンでリンク・ビットエラー・レートを監視するための高ビット・エラーレート (BER) 検出。
• オプションのスクランブル・アイドル・テスト・パターン生成およびチェック。
• スナップショット機能。正確なタイミングで統計カウンター値をキャプチャーします。
• TX エラー挿入機能は、テストとデバッグをサポートします。
• PHY シグナル・インテグリティーをデバッグまたは監視するための インテル® FPGA デバッグ・マスター・エンドポイント (ADME) へのアクセスオプション。