インテル® FPGA Serial Lite IV IP コア
インテル® FPGA Serial Lite IV Intellectual Property (IP) コアは、チップ間、ボード間、およびバックプレーンのアプリケーション向けの高帯域幅データ通信に適しています。
インテル® FPGA Serial Lite IV IP コア
Serial Lite IV IP コアには、メディア・アクセス・コントロール (MAC)、物理コーディング・サブレイヤー (PCS)、および物理メディア・アタッチメント (PMA) ブロックが組み込まれています。インテル® Agilex™ F タイル汎用トランシーバー (FGT) の最大 12 の PAM4 レーンで最大 58Gbps、および単一リンクでインテル® Agilex™ F タイル高速トランシーバー (FHT) の最大 4 つの PAM4 レーンで最大 116Gbps、または FGT の最大 16 のノンリターン・ツー・ゼロ (NRZ) レーンで最大 28Gbps および FHT の 最大 4 つの NRZ レーンで最大 58Gbps のデータ転送をサポートします。このプロトコルは、高帯域幅を提供し、低オーバーヘッド・フレーム、低 I/O カウント、およびレーンと速度の両方の数値で高い拡張性をサポートします。IP は、E タイル・トランシーバーと F タイル・トランシーバーのイーサネット PCS モードで幅広いデータレートをサポートしているため、簡単に再構成できます。
IP は次の 2 つの転送モードをサポートしています。
- ベーシックモード - これは、帯域幅を増やすために、パケットの開始、空のサイクル、およびパケットの終了なしでデータが送信される純粋なストリーミング・モードです。IP は、最初の有効なデータをバーストの開始として受け取ります。
- フルモード - これはデータ転送のパケットモードです。バーストと同期サイクルは、デリミタとしてパケットの最初と最後に送信されます。
機能
機能 | 詳細 |
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データ転送 |
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PCS |
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エラー検出および処理 |
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インターフェイス |
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関連情報
IP のご紹介
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テクニカルサポート
この IP コアの技術サポートについては、サポートリソースまたはインテル® プレミアサポートをご覧ください。また、ナレッジセンターおよびコミュニティーで、この機能に関連するトピックを検索することもできます。
IP の評価と購入
インテル® FPGA Intellectual Property コアの評価モードと購入情報。
インテル® FPGA IP を使用した設計
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