インテル® FPGA RapidIO IP
インテルは、RapidIO I および RapidIO II 向けインテル® FPGA Intellectual Property (IP) の製造を終了します。詳細については、製品の生産終了通知 (PDN2025) をご覧ください。
インテル® FPGA RapidIO IP
インテルは、2 つの RapidIO 向けのインテル® FPGA IP を提供しています。
- インテル® FPGA RapidIO II IP は、RapidIO Revision 2.2 の仕様に準拠しています。
- 物理層、トランスポート層、および論理層の分離 (モジュラー・アーキテクチャー)
- IDLE2 シーケンス - 長いコントロール・シンボル
- 1X、2X、4X のリンク幅の 1.25、2.5、3.125、5.0 および 6.25Gbaud レーンレート
- インテル® FPGA RapidIO II IP は、RapidIO Revision 1.3 / 2.1 の仕様に準拠しています。
- 物理層、トランスポート層、および論理層の分離 (モジュラー・アーキテクチャー)
- IDLE1 シーケンス - 短いコントロール・シンボル
- 1X、4X のリンク幅の 1.25、2.5、3.125、および 5.0Gbaud レーンレート
レーンレート、リンク幅、スピードグレードなど、デバイスサポートの詳細については、インテル® FPGA RapidIO IP のユーザーガイドを参照してください。
機能
ワイヤレス業界の大部分では、高速インターコネクトとして RapidIO 規格が採用されています。RapidIO 規格は通常、デジタル信号プロセッサー (DSP) 間および制御プレーン・プロセッサーとメモリーの間で使用されます。また RapidIO は、最大 6.25Gbaud データレートの XAUI または CEI などのフィジカル・メディア・アタッチメント (PMA) の電気特性に広く使用される規格を採用することにより、バックプレーン・インターコネクトとしても受け入れられています。インテル® FPGA は、RapidIO Gen3 データレートをサポートすることも可能です。
- エンベデッド・トランシーバー搭載 PHY
- 簡単に使える
- Intellectual Property (IP) パラメーター・エディターにより、インターフェイス FIFO 深度、アドレス変換ウィンドウ、出力差動電圧、プリエンファシスなどのパラメーターの容易な手動最適化が可能
- 簡単な構成がリソース使用率を削減する方法を提供し、アプリケーションのニーズに応じてインテル® FPGA IP 機能の差異を縮小
- システム・インターコネクト向けプラットフォーム・デザイナー
- 堅牢なソリューション
- エンドポイント IP コア、先進的なデジタル信号プロセッサーによる実績ある相互運用性を備えたテストベンチとスイッチベンダー
- RapidIO 仕様、リビジョン 1.3 / 2.1 および 2.2 に準拠
システムレベルの統合対応ソリューションに関しては、アドレス変換およびシンプルな Avalon Memory-Mapped (Avalon-MM) と Avalon Streaming (Avalon-ST) FIFO インターフェイスなどの機能を含むすべての RapidIO レイヤーを選択することで、数カ月の設計期間を節約することができます。
プロトコル・ソリューション
イメージの 1 つは、Nios® II ソフト・エンベデッド・プロセッサーを処理要素として組み込んだプラットフォーム・デザイナーを使用して構築されたシステムの例を示しています。プログラムのメモリーには、さまざまなエンドポイントのシステムレベルの列挙のための「ブート用コード」を含むことができます。また、プログラムは、エンドポイントとインテル® FPGA IP ファンクションの性能アドレスレジスターを構成します。
IP の品質指標
基本 |
|
|---|---|
IP の初回リリース年 |
2009 |
サポートされるインテル® Quartus® Prime ソフトウェアの最新バージョン |
18.1 |
ステータス |
実稼動 |
提供内容 |
|
製品に含まれるものは以下のとおりです。 デザインファイル (暗号化ソースコード、または合成後のネットリスト) ModelSim* - Intel® FPGA Edition ソフトウェア向けシミュレーション・モデル タイミング制約および / またはレイアウト制約 テストベンチまたはデザインのサンプル 変更履歴付きドキュメント Readme ファイル |
○ ○ ○ ○ ○ ☓ |
IP に同梱されるその他の提供物 |
ない |
エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI |
○ |
インテル® FPGA IP 評価モードのサポート |
○ |
ソース言語 |
Verilog と VHDL の両方 |
テストベンチ言語 |
Verilog と VHDL の両方 |
同梱ソフトウェア・ドライバー |
☓ |
ドライバーのオペレーティング・システム (OS) サポート |
N/A |
実装情報 |
|
ユーザー・インターフェイス |
Avalon-MM、Avalon-ST |
IP-XACT メタデータ |
☓ |
検証 |
|
サポートされるシミュレーター |
ModelSim*、VCS、Riviera-PRO*、NCSim |
検証済みハードウェア |
インテル® Arria 10、Arria V、インテル® Cyclone 10 GX、Cyclone V、インテル® Stratix 10、Stratix V |
業界標準のコンプライアンス・テストの実施 |
☓ |
｢あり｣の場合、実施したテストの種類 |
N/A |
｢あり｣の場合、使用したインテル® FPGA デバイス |
N/A |
｢あり｣の場合、実施日 |
N/A |
｢なし｣の場合、今後の予定 |
☓ |
相互接続性 |
|
IP における相互接続性テストの実施有無 |
○ |
｢あり｣の場合、使用したインテル® FPGA デバイス |
Arria® V、インテル® Arria® 10、インテル® Cyclone® 10 GX、インテル® Stratix® 10 |
相互接続性レポートの提供 |
○ |
関連リンク
デバイスサポート
その他のリソース
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テクニカルサポート
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