PCI Express 向けインテル® FPGA スケーラブル・スイッチ IP
PCIe 向けインテル® FPGA スケーラブル・スイッチ (ソフト) IP は、完全に構成可能な１つのアップストリーム・ポートと最大 64 のダウンストリーム・ポートの接続を可能にする、完全に構成可能なスイッチです。
PCI Express 向けインテル® FPGA スケーラブル・スイッチ IP
機能
スイッチ・アップストリーム・ポート / スイッチ・ダウンストリーム・ポート
- 構成
• PCIe 3.0 x4 / x8 / x16
• PCIe 4.0 x4 / x8 / x16
• PCIe 5.0 x4 / x8 / x16
- アップストリーム・ポートに 1 PF / ダウンストリーム・ポート当たり 1 PF
- 単一のアップストリーム・ポート
- 最大 96 個のダウンストリーム組込みエンドポイント (E-EP)
- 最大 32 個のダウンストリーム個別エンドポイント（D-EP）
スイッチ・ダウンストリーム・ポート
- スタティック・デバイス番号の割り当て
• 個別ポートの代替ルーティング ID (ARI) 転送をサポート
- メッセージシグナル割り込み (MSI)
- アクセス制御サービス (ACS) 機能
• 機能のみ (制御機能なし)
- ホットプラグのサポート
組込みエンドポイント
- 最大 96 台の組込みエンドポイント・デバイス (各スイッチ・ダウンストリーム・ポートに 1 つの組込みエンドポイントを搭載)
- すべての組込みエンドポイントで最大 96 PF
- すべての組込みエンドポイントで最大 2,048 VF
- MSI / MSI-X 割り込み
- コンフィグレーション・スペースを随時アップデートできるエラスティック PF コンフィグレーション
- ACS 機能
• 機能のみ (制御機能なし)
- 機能レベルリセット (FLR)
- 高度なエラー報告 (AER)
- シングルルート I/O 仮想化 (SR-IOV)
- 代替ルーティング ID (ARI)
- VirtIO 機能
• 機能のみ
• VirtIO PCI コンフィグレーション・アクセス機能なし
- アドレス変換サービス (ATS)
- TLP 処理ヒント (TPH)
IP
- Agilex™ 7 FPGA & SoC および P タイルベースのデバイスをサポート: Stratix® 10 DX FPGA & SoC
- 最適化されたゲートカウント
- 別ヘッダー、データおよびプリフィクスを備えたユーザー・パケット・インターフェイス
- すべてのコンフィグレーションを対象として任意のサイクルで 1 つの TLP を提供する、ユーザー・パケット・インターフェイス
- 最大 512 の未処理ノンポステッド・リクエスト (x16 コアのみ)
- 最大 256 の未処理ノンポステッド・リクエスト (x8 および x4 コア)
- デバイス依存の PLD クロック (coreclkout_hip) 最大周波数
• Agilex™ 7 デバイスで 500MHz、インテル® Stratix® 10 DX デバイスで 400MHz
関連リンク
デバイスおよびハードウェア開発キットのサポート
その他のリソース
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