PCI Express 向けインテル® FPGA スケーラブル・スイッチ IP

PCIe 向けインテル® FPGA スケーラブル・スイッチ (ソフト) IP は、完全に構成可能な１つのアップストリーム・ポートと最大 64 のダウンストリーム・ポートの接続を可能にする、完全に構成可能なスイッチです。

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PCI Express 向けインテル® FPGA スケーラブル・スイッチ IP

機能

スイッチ・アップストリーム・ポート
  • 構成
  • 3.0 x4/x8/x16
  • 4.0 x4/x8/x16
  • 単一の物理関数 (PF)

スイッチロジック

  • 最大 64 のダウンストリーム・ポートをサポート

スイッチ・ダウンストリーム・ポート

  • ダウンストリーム・ポートごとに単一の PF
  • スタティック・デバイス番号の割り当て
  • ディスクリート・ポート向けの代替ルーティング ID (ARI) 転送をサポート
  • メッセージシグナル割り込み (MSI)
  • アクセス制御サービス (ACS) 機能
  • 機能のみ (制御なし)
  • ホットプラグのサポート

エンベデッド・エンドポイント

  • 最大 64 台のエンベデッド・エンドポイント・デバイス (各スイッチ・ダウンストリーム・ポートの背後に 1 台のエンベデッド・エンドポイント)
  • MSI / MSI-X 割り込み
  • コンフィグレーション・スペースを随時アップデートできるエラスティック PF コンフィグレーション
  • ACS 機能
  • 機能のみ (制御なし)
  • エンベデッド・エンドポイントごとに最大 8 PF
  • すべてのエンベデッド・エンドポイントで最大 64 PF
  • Function Level Reset (FLR)

IP

  • Agilex™ 7 FPGA & SoC および P タイルベースのデバイスをサポート: Stratix® 10 DX FPGA & SoC
  • 最適化されたゲートカウント
  • 別ヘッダー、データおよびプリフィクスを備えたユーザー・パケット・インターフェイス
  • すべてのコンフィグレーションを対象として任意のサイクルで 1 つの TLP を提供する、ユーザー・パケット・インターフェイス
  • 最大 512 の未処理ノンポステッド・リクエスト (x16 コアのみ)
  • 最大 256 の未処理ノンポステッド・リクエスト (x8 および x4 コア)
  • デバイス依存の PLD クロック (coreclkout_hip) 周波数
  • Agilex™ 7 デバイスでは 500MHz、インテル® Stratix® 10 DX デバイスでは 400MHz

IP ステータス

IP Quartus® Prime 開発ソフトウェアに含まれる 注文コード
PCI Express 向けインテル® FPGA スケーラブル・スイッチ IP ☓ IP-PCIESCSWTCH
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