GTS PCIe ハード IP
Agilex™ 5 FPGA & SoC FPGA は、ルートポート (RP)、エンドポイント (EP)、トランザクション・レイヤー (TL) バイパスモードで最大 PCIe 4.0 x8 構成をサポートする統合高速トランシーバー (GTS) とハード化 PCIe コントローラー IP を備えたモノリシック設計です。
PCI Express 向けインテル® FPGA GTS AXI ストリーミング IP は、幅広いアプリケーションの設計統合を大幅に簡素化
- ハード化 IP ブロックが、ロジックリソースを削減し、さらなる統合を実現
- ハード化 IP ブロック (完全なプロトコルスタック)
- トランザクション層 / データリンク層 / PHY 層 (MAC)、および PHY (PCS および PMA)
- SR-IOV (4 PF、256 VF) は、単一のサーバーで複数のアプリケーションを可能にし、総所有コスト (TCO) を削減
- タイミング収束の迅速化により、市場投入までの設計サイクルが短縮
- PCIe 設計の診断およびデバッグテスト用の使いやすいデザイン・ツールキット (DTK)
- トランザクション層、データリンク層を含む完全なプロトコルスタックとハード IP として実装された物理層
- 最大 4.0 x8 サポート: (ルートポート (RP)、エンドポイント (EP)、およびトランザクション・レイヤー (TL) バイパスモード)
- リンク・ダウントレーニングのサポートにより 1.0/2.0 構成に対応する PCIe* 3.0/4.0 (x8/x4/x2/x1) 構成
- Separate reference clock with independent spread spectrum (SRIS) クロック
- Separate reference clock with no spread spectrum (SRNS) クロック
- 独立した PERST#
- 単一の仮想チャネル (VC)
- ケイパビリティー・レジスター
- 512 バイトの最大ペイロードサイズ (MPS)
- 4,096 バイト (4KB) の最大読み取り要求サイズ (MRRS)
- 32/64 ビット BAR サポート (Prefetchable/Non-Prefetchable)
- 拡張 ROM BAR サポート
- x8 コントローラー用のタグの数: 32/64/128/256
- MSI-X テーブル (全体で最大 4096)
- Atomic 運用 (Fetch/Add/Swap/CAS)
- TLP バイパスモードにより、サードパーティーの PCIe スイッチ IP をオプションで統合可能
- 高精度時間測定 (PTM)
- SR-IOV サポート (4 PF、256 VF)
- Function Level Reset (FLR)
- アプリケーション・データ・パス用の AXI4-Stream
- AXI4-Stream ソース / シンク
- 制御およびステータス・レジスターの応答インターフェイス用 AXI-Lite
- ハードウェア・アクセラレーション
- 人工知能 (AI) / マシンラーニング (ML)
- ネットワーキング
- 仮想化
- コンピューティングおよびストレージ
- 組込み機器
その他のリソース
IP のご紹介
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