インテル® Arria® 10 およびインテル® Cyclone® 10 PCIe ハード IP
インテル® Arria® 10 およびインテル® Cyclone® 10 GX FPGA には、それぞれ PCI Express ベース仕様 3.0 および PCI Express ベース仕様 2.0 準拠の PCI Express 向けに構成可能な、強化されたプロトコルスタックが含まれています。ハード IP は、Avalon ストリーミング (Avalon-ST) インターフェイスを提供し、ルートポート (RP) またはエンドポイント (EP) モードのいずれかで構成することができます。
補完的なソフト IP では、シングルルート I/O 仮想化 (SR-IOV) サポートが利用でき、DMA 機能を備えた Avalon メモリー・マップド・インターフェイス (Avalon-MM) へのブリッジングが可能です。
PCIe 向けインテル® Arria® 10 およびインテル® Cyclone® 10 GX Avalon-ST インターフェイスのユーザーガイド ›
PCIe 向けインテル® Arria® 10 およびインテル® Cyclone® 10 GX Avalon-ST ハード IP デザイン例のユーザーガイド ›
インテル® Arria® 10 およびインテル® Cyclone® 10 PCIe ハード IP
標準および仕様コンプライアンス
機能
- ハード IP として実装されたトランザクション層、データリンク層および物理層を含む完全なプロトコルスタック。
- インテル® Arria® 10 デバイスで、ネイティブ・エンドポイント向け Gen1、Gen2、または Gen3 レーンレートによる ×1、×2、×4 および ×8 構成をサポート。
- インテル® Cyclone® 10 GX デバイスで、ネイティブ・エンドポイント向け Gen1、または Gen2 レーンレートによる ×1、×2 および ×4 構成をサポート。
- 専用 16KB 受信バッファー。
- PCIe リンクを使用したプロトコル経由コンフィグレーション (CvP) 向けのオプションのサポートにより、I/O およびコア・ビットストリームを個別に保存。
- パラメーター化、デザインモジュール、および接続性を示すデザイン例。
- 拡張されたクレジットの割り当て設定により、アプリケーション・タイプに基づいて RX バッファースペースをより最適化。
- 256 ビット Avalon ST インターフェイスにより、サイクルごとに複数のパケットをサポート。
- オプションのエンドツーエンドの巡回冗長コード (ECRC) 生成と信頼性の高いアプリケーションのチェックおよび高度なエラーレポート (AER)。
- Separate Reference Clock No Spread Spectrum (SRNS) アーキテクチャー向けサポート。
ドライバーサポート
- Linux デバイスドライバー
IP の品質指標
基本 |
|
|---|---|
IP の初回リリース年 |
2016 |
ステータス |
実稼動 |
提供内容 |
|
製品に含まれるものは以下のとおりです。 デザインファイル (暗号化ソースコード、または合成後のネットリスト) タイミング制約および / またはレイアウト制約 変更履歴付きドキュメント |
Y Y Y |
IP に同梱されるその他の提供物 |
テストベンチおよびデザインのサンプル |
エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI |
Y |
インテル® FPGA IP 評価モードのサポート |
Y |
ソース言語 |
Verilog |
テストベンチ言語 |
Verilog |
同梱ソフトウェア・ドライバー |
Y |
ドライバーがサポートする OS |
Linux |
導入 |
|
ユーザー・インターフェイス |
Avalon ストリーミング、Avalon メモリーマップド |
IP-XACT メタデータ |
N |
検証 |
|
サポートされるシミュレーター |
NCSim、Ccelium、ModelSim、VCS |
検証済みハードウェア |
インテル® Arria® 10 |
業界標準のコンプライアンス・テストの実施 |
Y |
｢あり｣の場合、実施したテストの種類 |
PCI-SIG |
｢あり｣の場合、使用したインテル® FPGA デバイス |
インテル® Arria® 10 |
｢あり｣の場合、実施日 |
2016年12月 / 2017年8月 |
｢なし｣の場合、今後の予定 |
N/A |
相互運用性 |
|
IP における相互接続性テストの実施有無 |
Y |