インテル® FPGA JESD204C IP
インテル® FPGA JESD204C IP は、データを FPGA デバイスに転送するための、デジタル - アナログ (DAC) またはアナログ - デジタル (ADC) コンバーター向け高速ポイントツーポイント・シリアル・インターフェイスです。
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インテル® FPGA JESD204C IP
インテル® FPGA JESD204C IP は次の機能を含んでいます。
- メディア・アクセス・コントロール (MAC) - リンクステータスを制御する、データ・リンク・レイヤー (DLL) およびトランスポート・レイヤー (TL) ブロック。
- 物理レイヤー (PHY) - 物理コーディング・サブレイヤー (PCS) および物理メディア・アタッチメント (PMA) ブロック。
機能
インテル® FPGA JESD204C IP コアは次の主要な機能を提供します。
- Intel Agilex® 7 F タイルデバイス向けの最大 32.44032Gbps のデータレート、Intel Agilex® 7 E タイルデバイスおよびインテル® Stratix® 10 E タイルデバイス向けの 28.9Gbps のデータレート。
- 単一のレーンまたは複数のレーン (リンク当たり最大 16 レーン)
- E=1~256 ベースのローカル・エクステンデッド・マルチブロック・クロック (LEMC) カウンター
- シリアルレーンのアライメントと監視
- レーン同期
- マルチデバイス同期をサポートするモジュラーデザイン
- MAC および PHY のパーティショニング
- 決定論的レイテンシー・サポート
- 64 / 66 エンコーディング
- スクランブル / スクランブル解除
- データパスを送受信するための Avalon ストリーミング・インターフェイス
- 制御およびステータ・スレジスター (CSR) 向けの Avalon Memory-Mapped インターフェイス
- シミュレーション・テスト・ベンチの動的生成
- 結合 / 非結合 TX PMA モード
- ECC M20K DCFIFO のサポート (オプション)
- 同期ヘッダー・コンフィグレーションのオプション
- CRC-12
- スタンドアロン・コマンド・チャネル
関連情報
IP のご紹介
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テクニカルサポート
この IP コアの技術サポートについては、サポートリソースまたはインテル® プレミアサポートをご覧ください。また、ナレッジセンターおよびコミュニティーで、この機能に関連するトピックを検索することもできます。
IP の評価と購入
インテル® FPGA Intellectual Property コアの評価モードと購入情報。
インテル® FPGA IP を使用した設計
インテル® FPGA 向けに最適化された多様な既製 コアを提供するインテル® FPGA Intellectual Property (IP) を使用した設計の詳細をご覧ください。
IP ベース・スイート
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デザイン例
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