Agilex™ 7 F タイル・イーサネット・ハード IP

Intellectual Property (IP) コアは、10Gbps、25Gbps、40Gbps、50Gbps、100Gbps、200Gbps および 400Gbps のデータレートでイーサネットを実装します。IP コアは IP ライブラリーに含まれており、IP Catalog で入手可能です。

IP コアは複数のバリアントで提供されており、イーサネット・チャネルと機能の組み合わせはそれぞれ異なります。これらには、オプションのリードソロモン前方誤り訂正 (RSFEC) およびオプションの IEEE 1588v2 Precision Time Protocol (PTP) が含まれます。ユーザーは、メディア・アクセス・コントロール (MAC) および物理コーディング・サブレイヤー (PCS) のバリエーション、PCS のみのバリエーション、フレキシブル・イーサネット (FLEXE) のバリエーション、または光伝送ネットワーク (OTN) のバリエーションを選択できます。

以下の表では、F タイル・イーサネット・ハード IP でサポートされているさまざまな機能の概要を説明しています。

表の注:

FEC Selection は、以下のような FEC をサポートしています。

• FEC なし: FEC なし。
  
• CL74: IEEE 802.3 BASE-R Firecode (CL 74)。
• CL91: IEEE 802.3 RS (528、514) (CL91)。
• CL134: IEEE 802.3 RS (544、514) (CL134)。
• ETC: Ethernet Technology Consortium ETC RS (272、258)。

略:

• MAC AvST: MAC Avalon ストリーミング・インターフェイス。
  
• MAC Seg: MAC セグメント。

機能

ハード IP コアは、10G、25G、40G、100G、200G および 400G のレートですべての IEEE と Consortium Ethernet モードを有効化します。MAC はレイテンシー最適化のためのカットスルー・フレーム処理を提供し、64 バイトのフレーム長でフル・ワイヤー・ライン速度を、またパケットのドロップなしに連続または混合長のトラフィックをサポートします。IP コアのバリエーションはすべて、全二重モードです。

PHY

• 10GE-1、25GE-1、40GE-4、50GE-1、50GE-2、100GE-1、100GE-2、100GE-4、200GE-2、200GE-4、200GE-8、400GE-4、400GE-8 モードをサポート
  
• 10GBASE-KR、10GBASE-CR、10GBASE-LR
• 25GBASE-KR、25GBASE-CR、25GBASE-R、25GAUI-1
• 40GBASE-KR4、40GBASE-CR4、40GBASE-R4
• 50GBASE-KR1、50GBASE-CR1、50GBASE-KR2、50GBASE-CR2、50GAUI-1、50GAUI-2
• 100GBASE-KR1、100GBASE-CR1、100GBASE-KR2、100GBASE-CR2、100GBASE-KR4、100GBASE-CR4、100GAUI-1、100GAUI-2、100GAUI-4、CAUI-2、CAUI-4。
• 200GBASE-KR2、200GBASE-CR2、200GBASE-KR4、200GBASE-CR4、200GAUI-2、200GAUI-4、200GAUI-8
• 400GBASE-KR4、400GBASE-CR4、400GAUI-4、400GBASE-KR8、400GBASE-CR8、400GAUI-8。
• さまざまなイーサネット・モードをサポートするための 10.3125Gbps、25.78125Gbps、26.5625Gbps、53.125Gbps または 106.25Gbps で動作するトランシーバー・レーン
• NRZ と PAM4 モードをサポート
• 複数のレーンからのデータを整列させるため、データ・ストライピングと整列マーカーで 64B/66B エンコーディングをサポート。
• オプションのリードソロモン前方誤り訂正 RS-FEC (528,514) (通常名称 KR-FEC) または RS-FEC (544,514) (通常名称 KP-FEC)
• Firecode FEC (CL74) 対応
• IEEE 規格 802.3-2915 第 73 項および 25G Ethernet Consortium の計画草案 1.6 で定義されるオートネゴシエーション (AN)。
• IEEE 規格 802.3-2915 第 92 項と第 93 項、および 25G Ethernet Consortium の計画草案 1.6 で定義されるリンク・トレーニング (LT)。
• 細かく制御された 8 バイト、10 バイト、または 12 バイトのパケット間隔 (IPG) の最小平均値を維持したり、ユーザーがクライアント・インターフェイスから IPG をドライブしたりすることができる Deficit Idle Counter (DIC) オプション
• IEEE 802.3-2015 高速イーサネット標準条項 80.5 の要件を超えるレシーバー (RX) スキュー変動許容値

フレーム構造制御

• ジャンボパケットのサポート。
  
• RX サイクル冗長検査 (CRC) パススルー制御。
• 100G リンクの場合 1000 ビット RX PCS レーンスキュー許容値。これは、IEEE 802.3-2015 高速イーサネット規格の第 82.2.12 項の要件を超えています
• オプションのパケットごとのトランシーバー (TX) CRCの生成と挿入。
• RX および TX プリアンブル・パススルーのオプション。独自のユーザー管理情報転送を必要とするアプリケーション用です。
• TX MAC 発信元アドレス挿入オプション。
• TX 自動フレームパディングは、イーサネット・リンク上の 64 バイト最小イーサネット・フレーム長を満たします。オプションでこの機能をパケット単位でディスエーブルにします
• TX エラー挿入機能が、TX クライアント・インターフェイスに対する進行中の入力のクライアント無効化をサポート。

フレームの監視と統計

• RX CRC のチェックおよびエラー報告。
  
• RX 厳密 Start Frame Delimiter (SFD) チェックのオプション。IEEE 仕様に準拠しています
• RX 厳密プリアンブル・チェックのオプション。IEEE 仕様に準拠しています。
• RX 不正パケットチェックのオプション。IEEE 仕様に準拠しています
• 受信制御フレームタイプの表示。
• 統計カウンター。
• スナップショット機能。正確なタイミングで統計カウンター値をキャプチャーします。
• オプションの障害シグナリングは、ローカル障害を検出および報告し、IEEE 802.3-2015 高速イーサネット規格第 66 項に定義される単方向リンク障害をサポートして、リモート障害を生成。

フロー制御

• 一時停止レジスターまたは一時停止インターフェイスを使用する、オプションの IEEE 802.3-2018 イーサネット規格第 31 項イーサネットのフロー制御操作。
  
• オプションの優先順位ベースのフロー・コントロール IEEE Standard 802.1Q-2014—Amendment 17: Priority-based Flow Control に準拠しています。
• フレーム・フィルタリング制御の一時停止。
• ソフトウェアでは、ローカル TX MAC データフローを動的にトグルして、選択的入力フローのカットオフをサポートします。

Precision Time Protocol (PTP)

• IEEE 規格 1588v2 PTP に対するオプションのサポート。
  
• 1 ステップ (1588v1 および 1588v2)、および 2 ステップ TX タイムスタンプ
• PTP ヘッダーに対するサポート。フレーム形式はさまざまで、カプセル化イーサネット、IPv4 の UDP、IPv6 の UDP などがあります
• チェックサム・ゼロおよびチェックサム拡張バイト計算に対するサポート。
• 訂正フィールド操作に対するサポート
• プログラム可能な追加レイテンシーと非対称レイテンシー

OTN

• オプションの TX および RX PCS 66 ビット・エンコードおよびスクランブルが無効化された 25/50GbE 一定ビットレート (CBR)。
  
• オプションのフル MAC および PCS 66 ビット機能を備えた 25/50GbE CBR

ユーザー・システム・インターフェイス

• Avalon メモリー・マップド (Avalon-MM) 管理インターフェイスは、IP コアの制御およびステータスレジスターにアクセスします。
  
• Avalon-ST データパス・インターフェイスでは、MAC をクライアント・ロジックに接続。フレームの先頭は、MAC+PCS バリエーションの最上位バイト (MSB) です100G チャネル向けインターフェイスには 512 ビットがあり、MAC レイヤーが有効化されている場合 10/25G チャネルは 64 ビットを使用 (AVST インターフェイスは 10G から 100G のみで使用可能)
• MAC Avalon-ST インターフェイスは 10G から 100G で利用できます。
• MAC セグメント・インターフェイスは 10G から 400G で使用可能
• MII データパス・インターフェイスでは、PCS のみのバリエーションで PCS をクライアント・ロジックに接続。
• ハードウェアおよびソフトウェアのリセット・コントロール。
• 同期イーサネット (Sync-E) をサポートするために、クロックデータ復元 (CDR) 出力信号をデバイス・ファブリックに提供します

ダイナミック・リコンフィグレーション

• 異なるイーサネット速度間のダイナミック・リコンフィグレーションをサポート
• 実装を容易にするために利用可能なデザイン例

デバッグとテスト容易性

• ビットインターリーブ・パリティー・エラー・カウンター。PCS レーンごとのビットエラーを監視します。
  
• RX PCS エラー・ブロック・カウンター。フレーム中およびフレーム間のエラーを監視します。
• 誤った形式およびドロップされたパケットカウンター。
• 高ビット・エラー・レート (BER) 検出。BER をすべての PCS レーンで監視します。
• オプションのスクランブル・アイドル・テスト・パターン生成およびチェック
• スナップショット機能。正確なタイミングで統計カウンター値をキャプチャーします。
• TX エラー挿入機能によるテストとデバッグのサポート
• 10G-1、25G-1、50G-1、50G-2、100G-1、100G-2、100G-4、200G-4、200G-8、400G-4 モードをサポート

テストは、特定のシステムでの個々のテストにおけるコンポーネントのパフォーマンスを測定します。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。性能やベンチマーク結果についての詳細は、www.intel.com/benchmarks を参照してください。Intel、インテル、および Quartus は、Intel Corporation またはその子会社の商標です。