Agilex™ 7 / インテル® Stratix® 10 FPGA E タイル・ハード IP
Agilex™ 7 / Stratix® 10 FPGA E タイルには、コンフィグレーション可能かつ強化されたイーサネット・プロトコル・スタックが含まれており、IEEE 802.3 高速イーサネット規格および 25 ギガビット・イーサネット・コンソーシアムの 25G/50G イーサネット仕様のドラフト 1.6 と互換性があります。Intellectual Property (IP) コアによって提供されるこのハード IP へのアクセスのデータレートは、10Gbps、25Gbps、および 100Gbps です。
Agilex™ 7 / インテル® Stratix® 10 FPGA E タイル・ハード IP
強化されたイーサネット・プロトコル・スタック
IP コアは複数のバリアントで提供されており、イーサネット・チャネルと機能の組み合わせはそれぞれ異なります。
- 10GbE/25GbE チャネル 1 つから 4 つ (オプションの Reed-Solomon 前方エラー訂正あり)
- 100G チャネル (オプションの CAUI-4 または CAUI-2 モードの RS-FEC 付き)
- 1 ~ 4 個のシングル 10GbE/25GbE チャネルまたは 1 個の 100GbE チャネル間の動的構成
すべてのバリアントは、オプションの IEEE 1588v2 Precision Time Protocol (PTP) を提供します。ユーザーは、メディア・アクセス・コントロール (MAC) および物理コーディング・サブレイヤー (PCS) のバリエーション、PCS のみのバリエーション、フレキシブル・イーサネット (FLEXE) のバリエーション、または光伝送ネットワーク (OTN) のバリエーションを選択できます。
イーサネット・プロトコル
イーサネット IP |
プロトコル |
レーンの数とラインレート |
---|---|---|
100GbE |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 |
4 x 25.78125Gbps ノンリターンツーゼロ (NRZ) (銅バックプレーン) 4 x 25.78125Gbps NRZ (直付け銅線ケーブル) 4 x 25.78125Gbps NRZ (低損失リンク): チップ間またはチップ対モジュール 2x53.1Gbps PAM4 (低損失リンク): チップ間、チップ対モジュール、およびデジタル・アナログ・コンバーター (DAC) |
25GbE |
25GBASE-KR 25GBASE-CR 25GBASE-R AUI 25GBASE-R コンソーシアム・リンク |
Gbps (バックプレーン) Gbps (直付け銅線ケーブル) Gbps (外部 PHY モジュールへの低損失接続) Gbps (25G/50G コンソーシアムの仕様に基づく) |
10GbE |
10GBASE-KR 10GBASE-CR |
10.3125Gbps (バックプレーン) 10.3125Gbps レーン (直付け銅線ケーブル) |
機能
IP コアのデザインは、IEEE ウェブサイト (www.ieee.org) で入手可能な IEEE 802.3-2015 高速イーサネット規格、および 25 ギガビット・イーサネット・コンソーシアムから入手可能な 25G/50G イーサネット仕様ドラフト 1.6 に準拠しています。MAC では、レイテンシー最適化のためにカットスルー・フレーム処理を提供し、また、フル・ワイヤー・ライン速度を 64 バイトのフレーム長で、バックツーバックまたは混合長のトラフィックをパケットを落とさずにサポートします。IP コアのバリエーションはすべて、全二重モードです。以下に IP 機能を示します。
PHY:
- 25.78125Gbps で動作する 4 つの FPGA ハード・シリアル・トランシーバー・レーンで構成された CAUI 外部インターフェイス
- PAM4 エンコードで 53.125Gbps で動作する 2 つのトランシーバー・レーンを備えた CAUI-2 外部インターフェイス
- 25.78125Gbps で動作する 1 つのトランシーバー・レーンを持つ 25G CAUI 外部インターフェイス
- 10.3125Gbps で動作する 1 つのトランシーバー・レーンを持つ 10G CAUI 外部インターフェイス
- 64B/66B エンコードに基づいて CAUI-4 リンクをサポート。データ・ストライピングおよびアラインメント・マーカーで、データを複数のレーンから整列。
- オプションの Reed-Solomon 前方エラー訂正に関する RS-FEC (528、514) または RS-FEC (544、514)
- 10G、25G、および 100G バリエーションをサポート。
- IEEE 規格 802.3-2915 第 73 項および 25G Ethernet Consortium の計画草案 1.6 で定義されるオートネゴシエーション (AN)。
- IEEE 規格 802.3-2915 第 92 項と第 93 項、および 25G Ethernet Consortium の計画草案 1.6 で定義されるリンク・トレーニング (LT)。
- 細かく制御された 8 バイト、10 バイト、または 12 バイトのパケット間隔 (IPG) の最小平均値を維持したり、ユーザーがクライアント・インターフェイスから IPG をドライブしたりすることができる Deficit Idle Counter (DIC) オプション
- IEEE 802.3-2015 高速イーサネット標準条項 80.5 の要件を超えるレシーバー (RX) スキュー変動許容値。
フレーム構造制御:
- ジャンボパケットのサポート。
- RX サイクル冗長検査 (CRC) パススルー制御。
- 100G リンクの場合 1000 ビット RX PCS レーンスキュー許容値。これは、IEEE 802.3-2015 高速イーサネット規格の第 82.2.12 項の要件を超えています
- オプションのパケットごとのトランシーバー (TX) CRCの生成と挿入。
- RX および TX プリアンブル・パススルーのオプション。独自のユーザー管理情報転送を必要とするアプリケーション用です。
- TX MAC 発信元アドレス挿入オプション。
- TX 自動フレームパディングは、イーサネット・リンク上の 64 バイト最小イーサネット・フレーム長を満たします。オプションでこの機能をパケット単位でディスエーブルにします
- TX エラー挿入機能が、TX クライアント・インターフェイスに対する進行中の入力のクライアント無効化をサポート。
フレームの監視と統計:
- RX CRC のチェックおよびエラー報告。
- RX 厳密 Start Frame Delimiter (SFD) チェックのオプション。IEEE 仕様に準拠しています
- RX 厳密プリアンブル・チェックのオプション。IEEE 仕様に準拠しています。
- RX 不正パケットチェックのオプション。IEEE 仕様に準拠しています
- 受信制御フレームタイプの表示。
- 統計カウンター。
- スナップショット機能。正確なタイミングで統計カウンター値をキャプチャーします。
- オプションのフォールト信号。ローカルフォールトを検出および報告し、リモートフォールトを生成します。単方向リンクフォールトに対するサポートがあります。その定義は、IEEE 802.3-2015 高速イーサネット規格の第 66 項のとおりです
フロー制御:
- オプションの IEEE 802.3-2015 イーサネット規格の第 31 項のイーサネット・フロー・コントロール操作。一時停止レジスターまたは一時停止インターフェイスを使用します。
- オプションの優先順位ベースのフロー・コントロール IEEE Standard 802.1Q-2014—Amendment 17: Priority-based Flow Control に準拠しています
- フレーム・フィルタリング制御の一時停止。
- ソフトウェアでは、ローカル TX MAC データフローを動的に切り替えて、選択的入力フローのカットオフをサポートします
Precision Time Protocol (PTP):
- IEEE 規格 1588v2 PTP に対するオプションのサポート。
- 1 ステップ (1588v1 および 1588v2)、および 2 ステップ TX タイムスタンプ
- PTP ヘッダーに対するサポート。フレーム形式はさまざまで、カプセル化イーサネット、IPv4 の UDP、IPv6 の UDP などがあります
- チェックサム・ゼロおよびチェックサム拡張バイト計算に対するサポート。
- 訂正フィールド操作に対するサポート
- プログラム可能な追加レイテンシーと非対称レイテンシー
OTN:
- オプションの TX および RX PCS 66 ビット・エンコードおよびスクランブルが無効化された 25/50GbE 一定ビットレート (CBR)。
- オプションのフル MAC および PCS 66 ビット機能を備えた 25/50GbE CBR。
ユーザー・システム・インターフェイス:
- Avalon® メモリー・マップド (Avalon-MM) 管理インターフェイスは、IP コアの制御およびステータスレジスターにアクセスします。
- Avalon-ST データパス・インターフェイスでは、MAC をクライアント・ロジックに接続。フレームの先頭は、MAC+PCS バリエーションの最上位バイト (MSB) です100G チャネル用のインターフェイスは 512 ビットです。MAC 層がイネーブルの場合、10/25G チャネルで 64 ビット使用します
- MII データパス・インターフェイスでは、PCS のみのバリエーションで PCS をクライアント・ロジックに接続。100G バリアントのインターフェイスには 256 ビットのデータと 32 ビットの制御があります。10G/25G バリアントのインターフェイスには 64 ビットのデータと 8 ビットの制御があります。
- ハードウェアおよびソフトウェアのリセット・コントロール。
- 同期イーサネット (Sync-E) をサポートするために、クロックデータ復元 (CDR) 出力信号をデバイス・ファブリックに提供します
ダイナミック・リコンフィグレーション:
- 異なるイーサネット速度間のダイナミック・リコンフィグレーションをサポート
- 実装を容易にするために利用可能なデザイン例
デバッグとテスト容易性:
- オプションのシリアル・トランシーバーでのシリアル PMA ループバック (TX から RX)。自己診断テスト用です。
- オプションの MAC または PCS でのパラレル・ループバック (TX から RX)。自己診断テスト用です。
- ビットインターリーブ・パリティー・エラー・カウンター。PCS レーンごとのビットエラーを監視します。
- RX PCS エラー・ブロック・カウンター。フレーム中およびフレーム間のエラーを監視します。
- 誤った形式およびドロップされたパケットカウンター。
- 高ビット・エラー・レート (BER) 検出。BER をすべての PCS レーンで監視します。
- オプションのスクランブル・アイドル・テスト・パターン生成およびチェック
- スナップショット機能。正確なタイミングで統計カウンター値をキャプチャーします。
- TX エラー挿入機能によるテストとデバッグのサポート
IP ステータス
その他のリソース
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