インテル® FPGA 50G イーサネット IP
FPGA 50G イーサネット IP コアは、25G および 50G イーサネット仕様、25 ギガビット・イーサネット・コンソーシアムのドラフト版 1.4、IEEE 802.3by 25Gb イーサネット・ドラフトを実装しています。IP コアには、IEEE 802.3-2012 イーサネット規格の第 66 項で定義された単方向性輸送をサポートするオプションが含まれています。50 Gbps イーサネット IP コアの MAC クライアントサイドのインターフェイスは、128 ビット Avalon ストリーミング・インターフェイス (Avalon-ST) です。それは、2 つの 25.78125Gbps トランシーバーにマッピングします。
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