インテル® FPGA マルチレート・イーサネット PHY IP
インテル® FPGA マルチレート・イーサネット PHY IP コアは、デザイン再生やデバイス再構成なしで複数のデータ速度を動的にサポートできます。この IP は、10M、100M、1G、2.5G、5G、10G からのすべてのイーサネット速度における動的再構成を可能にする 1G ~ 10G コンフィギュレーションを実現します。
インテル® Stratix® 10 FPGA 1G/2.5G/5G/10G マルチレート IP ユーザーガイドを読む ›
インテル® Arria® 10 トランシーバー PHY ユーザーガイドを読む ›
インテル® FPGA マルチレート・イーサネット PHY IP
2.5Gおよび 5G イーサネット・コンフィギュレーションは、エンタープライズおよび都市圏ネットワークに広く導入された CAT5e および CAT6 ケーブルでより高い帯域幅をサポートするために導入されました。
機能
- IEEE 802.3 2005 規格の第 36 項で定義されたイーサネット・プロトコルを実装します。
- フィジカル・コーディング・サブレイヤー (PCS) 機能とエンベデッド・フィジカル・メディア・アタッチメント (PMA) で構成されています。
- 動的切り替え可能な PHY 動作速度。
- 1G/2.5G、2.5G、10M/100M/1G/2.5G、1G/2.5G/10G (MGBASE-T)、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M、100M、1G、2.5G、10G (MGBASE-T) 動作モード。
- USXGMII、MGBASE-T モード向けに銅 PHY ケイパビリティが必要になるユーザーは、外部 PHY チップを使用する必要があります。
関連リンク
開発ボード
関連情報
IP のご紹介
ニーズに合ったインテル® FPGA Intellectual Property コアをお探しください。
テクニカルサポート
この IP コアの技術サポートについては、サポートリソースまたはインテル® プレミアサポートをご覧ください。また、ナレッジセンターおよびコミュニティーで、この機能に関連するトピックを検索することもできます。
IP の評価と購入
インテル® FPGA Intellectual Property コアの評価モードと購入情報。
インテル® FPGA IP を使用した設計
インテル® FPGA 向けに最適化された多様な既製 コアを提供するインテル® FPGA Intellectual Property (IP) を使用した設計の詳細をご覧ください。
IP ベース・スイート
インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションまたはプロ・エディションのアクティブライセンスを含む、無料のインテル® FPGA IP コアライセンス。
デザイン例
インテル® FPGA デバイスのデザイン例とリファレンス・デザインをダウンロードしてください。
セールスへのお問い合わせ
インテル® FPGA 製品の設計やアクセラレーションのニーズについては、セールス担当者までお問い合わせください。