インテル® FPGA 10GBASE-R PHY IP
インテル® FPGA 10GBASE-R PHY Intellectual Property (IP) コアは、XFP または SFP+ 光モジュール、あるいは XFI および SFI インターフェイスのある外部デバイスに直接接続できます。
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インテル® FPGA 10GBASE-R PHY IP
PHY IP コアは、156.25Mbps で動作する標準 XGMII インターフェイスを介して 10G イーサネット MAC 向けインテル® FPGA IP または顧客開発のイーサネット MAC で使用できます。
この PHY IP コアは、インテル® FPGA のトランシーバー機能の一部として使用できます。
機能
- 10GBASE-R フィジカル・コーディング・サブレイヤー (PCS)、10.3125Gbps フィジカル・メディア・アタッチメント (PMA)、PHY マネジメント機能で構成された PHY。
- 完全なシングルチップ・ソリューション向けの 10GbE MAC との直接インターフェイス。
- 10.3125Gbps シリアル・トランシーバーを搭載したインテル® Arria® 10、Stratix® V、および Arria® V GZ FPGAでハードシリコンに統合された PHY。ソフト 10GBASE-R PCSは、Stratix® IV GT および Arria® V (GT および ST) FPGA でも利用できます。
- チップ間、チップ-光モジュール、およびチップ-PHY 間のデバイスおよびバックプレーン用途向けの直接 10.3125Gbps シリアル接続。
- 動作中のシステム内のさまざまな 10GBASE-R チャネルの特性とデバイスに適応するシリアル・トランシーバーにおける動的部分再構成可能 I/O (DPRIO) サポート。
- イーサネット標準 10GBASE-R PHY 機能の実装: 64b/66b エンコーディングまたはデコーディング、クロック周波数補正のためのレシーバー速度一致、66b/16b ギアボックス、10.3125Gbps ラインとのデータのシリアライズまたはデシリアライズ。
- レシーバーリンク障害状態検出。
- テスト向けシリアル・トランシーバーでのトランスミッターからレシーバーへのローカル・シリアル・ループバック。
- 高精度かつ正確なタイムスタンプ用の IEEE 1588 v2 オプション。
- ハイパフォーマンス内部システム・インターフェイス
- インテル® FPGA Avalon ストリーミング (Avalon-ST) シングル・データ・レート (SDR) XGMII、データ転送向けの 156.25Mbps で 72 ビット
- スレーブ・マネジメント向けのインテル® FPGA Avalon メモリーマップド (Avalon-MM) 32 ビット
- IEEE 802.3 10GbE 規格準拠、第 46 項、第 49 項、および第 51 項。
- University of New Hampshire Interoperability Lab (UNH-IOL) 10Gbps イーサネット MAC および PCS 検証テストに合格しました。
IP の品質指標
基本 |
|
|---|---|
IP の初回リリース年 |
2015 |
サポートされるインテル® Quartus® Prime 開発ソフトウェアのファーストバージョン |
16.1 |
製品コード |
IP-10GMRPHY: インテル® Arria 10 IP-10GBASERPCS: Cyclone V シリーズ IP-10GMRPHY: インテル® Cyclone10 IP-10GETHMAC: 10Gbps イーサネット MAC MegaCore |
ステータス |
実稼動 |
提供内容 |
|
製品に含まれるものは以下のとおりです。 デザインファイル (暗号化ソースコード、または合成後のネットリスト) ModelSim* - Intel® FPGA Edition 用シミュレーション・モデル タイミング制約および / またはレイアウト制約 変更履歴付きドキュメント Readme ファイル |
Y |
IP に同梱されるその他の提供物 |
|
エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化された GUI |
Y |
インテル® FPGA IP 評価モードのサポート |
Y |
ソース言語 |
Verilog |
テストベンチ言語 |
|
同梱ソフトウェア・ドライバー |
N |
ドライバーがサポートする OS |
|
導入 |
|
ユーザー・インターフェイス |
XGMII Single Data Rate / GMII / 16 ビット GMII (データパス)、Avalon-MM (管理) |
IP-XACT メタデータ |
N |
検証 |
|
サポートされるシミュレーター |
Mentor Graphics*、Synopsys*、Cadence* |
検証済みハードウェア |
インテル® Stratix 10、インテル® Arria 10 |
業界標準のコンプライアンス・テストの実施 |
Y |
｢あり｣の場合、実施したテストの種類 |
46、49、51 |
｢あり｣の場合、使用したインテル® FPGA デバイス |
|
｢あり｣の場合、実施日 |
|
｢なし｣の場合、今後の予定 |
N |
相互運用性 |
|
IP における相互接続性テストの実施有無 |
N |
｢あり｣の場合、使用したインテル® FPGA デバイス |
|
相互接続性レポートの提供 |
N |
関連リンク
ドキュメント
その他のリソース
IP のご紹介
ニーズに合ったインテル® FPGA Intellectual Property コアをお探しください。
テクニカルサポート
この IP コアの技術サポートについては、サポートリソースまたはインテル® プレミアサポートをご覧ください。また、ナレッジセンターおよびコミュニティーで、この機能に関連するトピックを検索することもできます。
IP の評価と購入
インテル® FPGA Intellectual Property コアの評価モードと購入情報。
インテル® FPGA IP を使用した設計
インテル® FPGA 向けに最適化された多様な既製 コアを提供するインテル® FPGA Intellectual Property (IP) を使用した設計の詳細をご覧ください。
IP ベース・スイート
インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションまたはプロ・エディションのアクティブライセンスを含む、無料のインテル® FPGA IP コアライセンス
I-Tested
インテルは、検証済みのインテル® FPGA IP またはインテル® FPGA デザイン・ソリューション・ネットワーク・メンバーの IP コア に対して、相互接続性テスト済みまたは I-Tested の認定を授与します。
インテル® FPGA パートナーの IP
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デザイン例
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IP 認定
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