インテル® FPGA Turbo IP

前方誤り訂正 (FEC) チャネル符号は、一般的に無線通信システムの電力効率を向上させます。Turbo 符号は、3G および 4G モバイル通信および衛星通信に適しています。Turbo 符号は、帯域幅やレイテンシーに制約のある通信リンク上で、データ破壊ノイズの存在下でも信頼性の高い情報転送を必要とする、その他のアプリケーションで使用できます。 インテル® FPGA 4G Turbo-V IP は、vRAN 向けダウンリンクおよびアップリンク・アクセラレーターで構成され、インテル® FPGA Turbo IP を含みます。

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インテル® FPGA Turbo IP

インテル® FPGA Turbo-V IP ダウンリンクおよびアップリンク・アクセラレーターの概要。

製品の機能

IP 機能 (ダウンリンク・アクセラレーター)

  • 符号ブロック巡回冗長符号 (CRC) 付加
  • Turbo エンコーダー
  • レートマッチャー (以下が付属):
    • サブブロック・インターリーバー
    • ビットコレクター
    • ビットセレクター
    • ビットプルーナー
  • パリティー情報の形でデータに冗長性を追加

IP 機能 (アップリンク・アクセラレーター)

  • サブブロック・デインターリーバー
  • CRC チェック付き Turbo デコーダー
  • 冗長性を利用して、妥当な数のチャネルエラーを修正

パフォーマンス仕様

  • 3GPP LTE に準拠、ブロックサイズ 40 ～ 6,144 をサポート

ユーザーとシステム・インターフェイス

  • Avalon ストリーミング (Avalon-ST) 入出力インターフェイス

デバッグおよびテスト機能

  • パフォーマンス・シミュレーションと RTL テストベクター生成用に、C および MATLAB ビット精度モデルを提供
  • テストベンチおよび設計例を提供

IP ステータス

注文コード ステータス
Turbo : IP-TURBO 実稼動
Turbo-V : IP-TURBOV 実稼動
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その他のリソース

IP のご紹介

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