インテル® FPGA 5G LDPC IP
5G Low-Density Parity Check (LDPC) インテル® FPGA (IP) Core は、3GPP (3rd Generation Partnership Project) 5G 仕様に準拠した高スループットのエンコーダーまたはデコーダーです。5G LDPC IP は、インテル® Arria®10 およびインテル® Stratix®10 デバイスでサポートされています。
インテル® FPGA 5G LDPC IP
インテル® FPGA 5G LDPC IP で 5G の実現
インテル® FPGA 5G LDPC IPで、5G インフラを迅速に構築することができます。LDPC 符号は、より優れたスペクトル効率を提供し、5G の新無線 (NR) の高スループットをサポートします。インテル® FPGA の柔軟性により、ベースグラフ、コードレート、Z、LR 幅の変更にも対応できるよう、さまざまな構成を設計・実装し、再設計することができます。
パフォーマンス: コアをカスタマイズして、環境を最適化する
- シングルコアで 3.15dB Eb/N0 で 3 Gbps 以上を実現
- モードと信号対雑音比 (SNR) に基づいて、コアのスループットは 3 Gbps より高くなる可能性があります
構成可能性: コアをカスタマイズして、ソリューションを最適化する
- デコーダー:
- ブロックごとにコードブロック長、コードレート、ベースグラフ、最大反復回数を変更可能
- 対数尤度比の精度と幅を変更可能
- デコード中に継続的にチェックされる早期終了シンドローム
- エンコーダー:
- ブロックごとにコードブロック長とコードレートを変更可能
使いやすさ: インフラを活用して、ソリューションをすばやくテストおよび導入できる
- MATLAB* および C++ モデルによる性能シミュレーションとレジスタ・トランスファー・レベル (RTL) テストベクタの生成
- Verilog HDL テストベンチ
- Avalon ストリーミング (Avalon-ST) インターフェイスにより、迅速なシステム設計と統合が可能
ソリューション概要: 5G フロントホールの実現
5G における競合には、多くの新しい技術と進化した規格が必要です。5G が通信業界にもたらす破壊的な変化と、インテル® FPGA がどのように導入を可能にし、加速させることができるかについて、詳しくご紹介します。
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その他のリソース
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テクニカルサポート
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IP の評価と購入
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IP ベース・スイート
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I-Tested
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IP 認定
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