インテル® FPGA 5G LDPC IP

低密度パリティー検査 (LDPC) 符号は、ノイズの多いチャネルでメッセージを送受信するのに役立つ線形誤り訂正符号です。インテル® FPGA 5G LDPC および LDPC-V IP は、3GPP (3rd Generation Partnership Project) 5G 仕様に準拠した LDPC 符号を実装し、お客様のワイヤレス設計に統合できます。 LDPC 符号は、Turbo 符号より優れたスペクトル効率を提供し、5G 新無線 (NR) の高スループットをサポートします。

インテル® FPGA 5G LDPC-V IP は、仮想無線アクセス・ネットワーク (vRAN) 向けに最適化された完全なチャネル符号化 IP で、インテル® FPGA 5G LDPC IP コアを含みます。

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インテル® FPGA 5G LDPC-V IP ユーザーガイド ›

インテル® FPGA 5G LDPC IP

インテル® FPGA 5G LDPC-V IP エンコーダーおよびデコーダーの概要。

製品の機能

IP 機能

  • 対応するエンコードおよびデコード
  • CRC チェッカーモジュール (連結なしの CRC24B)
  • レートマッチャー
  • ブロックごとに符号ブロック長と符号レートを変更可能
  • リソース使用量が削減される 5G LDPC-V Lite オプション
  • 信頼性に優れた信号対雑音比 (SNR) のブロック誤り率 (BLER) パフォーマンスの向上により超高信頼かつ低遅延の通信 (URLLC) を実現
  • デレートマッチャー
  • バイパス可能なハイブリッド自動再送要求 (HARQ) ブロック
  • 符号ブロック・セグメンテーション CRC モジュール (連結なしの CRC24B)
  • ブロックごとに符号ブロック長、符号レート、最大反復回数を変更可能
  • カスタマイズ可能な入力精度
  • 非レイヤー・アーキテクチャーと比較して収束速度を 2 倍に向上するレイヤー・デコーダー・スケジューリング・アーキテクチャー
  • 各反復後に 4 レイヤーまたは全シンドロームを使用した、シンドローム・チェックに基づく早期終了

パフォーマンス仕様

  • 3GPP 5G LDPC 仕様に準拠
  • 外部メモリーの要件なし

ユーザーとシステム・インターフェイス

  • Avalon ストリーミング (Avalon-ST) 入出力インターフェイス

デバッグおよびテスト機能

  • パフォーマンス・シミュレーションと RTL テストベクター生成用に、C および MATLAB ビット精度モデルを提供
  • テストベンチおよび設計例を提供

IP ステータス

注文コード ステータス
LDPC : IP-5G-LDPC 実稼動
LDPC-V : IP-LDPCV 実稼動
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IP のご紹介

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