ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル: Agilex™ 5 SoC

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ID 814346
日付 1/24/2025
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 5ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴 2. ハード・プロセッサー・システムの概要 3. マイクロプロセッサー・ユニット (MPU) 4. アプリケーション・プロセッサー・サブシステム 5. ペリフェラル・サブシステム 6. システム・マネージャー 7. クロック・マネージャー 8. リセット・マネージャー 9. パワー・マネジメント 10. アドレスマップ 11. ブリッジ 12. インターフェイス 13. システム・インターコネクトとファイアウォール 14. ECC (エラー検出訂正) コントローラー 15. CoreSight のデバッグおよびトレース 16. HPS のレジスターマップ A. 付録
1. Agilex™ 5ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴 x
1.1. ハード・プロセッサー・システムの概要の改訂履歴 1.2. MPU の改訂履歴 1.3. CCU の改訂履歴 1.4. GIC の改訂履歴 1.5. SMMU の改訂履歴 1.6. オンチップ RAM の改訂履歴 1.7. EMAC の改訂履歴 1.8. DMA コントローラーの改訂履歴 1.9. NAND フラッシュ・コントローラーの改訂履歴 1.10. SD/eMMC の改訂履歴 1.11. コンボ DLL PHY の改訂履歴 1.12. USB 3.1 Gen1 コントローラーの改訂履歴 1.13. USB 2.0 OTG コントローラーの改訂履歴 1.14. I3C コントローラーの改訂履歴 1.15. I2C コントローラーの改訂履歴 1.16. SPI コントローラーの改訂履歴 1.17. タイマーの改訂履歴 1.18. ウォッチドッグ・タイマーの改訂履歴 1.19. UART コントローラーの改訂履歴 1.20. GPIO の改訂履歴 1.21. I/O ピンの多重化の改訂履歴 1.22. システム・マネージャーの改訂履歴 1.23. クロック・マネージャーの改訂履歴 1.24. リセット・マネージャーの改訂履歴 1.25. パワー・マネジメントの改訂履歴 1.26. ブリッジの改訂履歴 1.27. HPS Mailbox の改訂履歴 1.28. MPFE および MPFE-lite の改訂履歴 1.29. FPGA ファブリックを経由する EMAC GMII の改訂履歴 1.30. システム・インターコネクトとファイアウォールの改訂履歴 1.31. ECC コントローラーの改訂履歴 1.32. CoreSight* のデバッグおよびトレースの改訂履歴 1.33. HPS のレジスターマップの改訂履歴 1.34. ブートとコンフィグレーションの改訂履歴 1.35. HPS における SDM QSPI コントローラーの使用の改訂履歴 1.36. セキュリティーの改訂履歴 1.37. FPGA ロジックに対する HPS 動作ステータスの通知の改訂履歴
2. ハード・プロセッサー・システムの概要 x
2.1. アルテラ® SoC デバイスファミリーにおける HPS の違い 2.2. HPS の機能 2.3. HPS のシステムへの統合 2.4. HPS IP のリビジョン 2.5. HPS のアドレスマップとレジスター定義
2.3. HPS のシステムへの統合 x
2.3.1. HPS のブロック図 2.3.2. MPU の機能 2.3.3. アプリケーション・プロセッサー・サブシステム 2.3.4. ペリフェラル・サブシステム 2.3.5. システム・マネージャーの機能 2.3.6. クロック・マネージャーの機能 2.3.7. リセット・マネージャーの機能 2.3.8. ブリッジの機能 2.3.9. システム・インターコネクトとファイアウォールの機能 2.3.10. ECC コントローラーの機能 2.3.11. CoreSight のデバッグとトレースの機能
2.3.2. MPU の機能 x
2.3.2.1. Arm Cortex-A76 コアの機能 2.3.2.2. ARM* Cortex* -A55 コアの機能 2.3.2.3. ARM* DynamIQ 共有ユニットの機能
2.3.3. アプリケーション・プロセッサー・サブシステム x
2.3.3.1. CCU の機能 2.3.3.2. GIC の機能 2.3.3.3. SMMU の機能 2.3.3.4. オンチップ RAM の機能
2.3.4. ペリフェラル・サブシステム x
2.3.4.1. EMAC の機能 2.3.4.2. DMA コントローラーの機能 2.3.4.3. NAND フラッシュ・コントローラーの機能 2.3.4.4. コンボ DLL PHY の機能 2.3.4.5. USB 3.1 Gen1 コントローラーの機能 2.3.4.6. USB 2.0 OTG コントローラーの機能 2.3.4.7. I3C コントローラーの機能 2.3.4.8. I2C コントローラーの機能 2.3.4.9. SPI コントローラーの機能 2.3.4.10. タイマーの機能 2.3.4.11. ウォッチドッグ・タイマーの機能 2.3.4.12. UART コントローラーの機能 2.3.4.13. GPIO の機能 2.3.4.14. I/O ピン多重化の機能
2.3.4.1. EMAC の機能 x
2.3.4.1.1. XGMAC コア 2.3.4.1.2. TSN (Time Sensitive Networking) 2.3.4.1.3. MAC トランザクション・レイヤー 2.3.4.1.4. DMA 2.3.4.1.5. 管理インターフェイス 2.3.4.1.6. 同期マルチドロップ・タイムスタンプ収集ハブ 2.3.4.1.7. 外部メモリー 2.3.4.1.8. PHY インターフェイス
3. マイクロプロセッサー・ユニット (MPU) x
3.1. アルテラ® SoC デバイスファミリーにおける MPU の違い 3.2. MPU のユースケース 3.3. MPU の機能 3.4. MPU のシステムへの統合 3.5. MPU ARM* Cortex* -A76 コア 3.6. MPU ARM* Cortex* -A55 コア 3.7. MPU ARM* DynamIQ 共有ユニット 3.8. MPU のクロックドメイン 3.9. MPU のリセットドメイン 3.10. MPU の電源ドメイン 3.11. MPU のアドレスマップとレジスター定義 3.12. MPU の改訂履歴
3.5. MPU ARM* Cortex* -A76 コア x
3.5.1. Arm Cortex-A76 コアの機能 3.5.2. ARM* Cortex* -A76 コアのシステムへの統合 3.5.3. Arm Cortex-A76 コアの機能の説明
3.5.3. Arm Cortex-A76 コアの機能の説明 x
3.5.3.1. Cortex* -A76 コアのコンフィグレーション 3.5.3.2. 例外レベル 3.5.3.3. 仮想化 3.5.3.4. メモリー管理ユニット 3.5.3.5. レベル 1 メモリーシステム 3.5.3.6. レベル 2 メモリーシステム 3.5.3.7. 汎用割り込みコントローラー CPU インターフェイス 3.5.3.8. 高度な SIMD (Single Instruction, Multiple Data) および浮動小数点のサポート 3.5.3.9. 暗号化拡張 3.5.3.10. 汎用タイマー 3.5.3.11. キャッシュ保護 3.5.3.12. デバッグ
3.5.3.2. 例外レベル x
3.5.3.2.1. セキュリティー状態 3.5.3.2.2. セキュリティー・モデル
3.5.3.4. メモリー管理ユニット x
3.5.3.4.1. トランスレーション・ルックアサイド・バッファー 3.5.3.4.2. 変換の一致プロセス 3.5.3.4.3. 変換テーブルウォーク
3.5.3.5. レベル 1 メモリーシステム x
3.5.3.5.1. 命令キャッシュ 3.5.3.5.2. データキャッシュ 3.5.3.5.3. データのプリフェッチ
3.5.3.11. キャッシュ保護 x
3.5.3.11.1. 訂正されないエラーとデータ・ポイズニング 3.5.3.11.2. RAS (信頼性、可用性、および保守性) エラーのタイプ 3.5.3.11.3. エラーの記録 3.5.3.11.4. エラーの挿入
3.5.3.12. デバッグ x
3.5.3.12.1. ブレークポイントとウォッチポイント 3.5.3.12.2. パフォーマンス監視ユニット 3.5.3.12.3. アクティビティー監視ユニット 3.5.3.12.4. エンベデッド・トレース・マクロセル
3.6. MPU ARM* Cortex* -A55 コア x
3.6.1. ARM* Cortex* -A55 コアの機能 3.6.2. ARM* Cortex* -A55 コアのシステムへの統合 3.6.3. ARM* Cortex* -A55 コアの機能の説明
3.6.3. ARM* Cortex* -A55 コアの機能の説明 x
3.6.3.1. Cortex* -A55 コアのコンフィグレーション 3.6.3.2. 例外レベル 3.6.3.3. 仮想化 3.6.3.4. メモリー管理ユニット 3.6.3.5. レベル 1 メモリーシステム 3.6.3.6. レベル 2 メモリーシステム 3.6.3.7. 汎用割り込みコントローラー CPU インターフェイス 3.6.3.8. データ処理ユニット 3.6.3.9. 汎用タイマー 3.6.3.10. キャッシュ保護 3.6.3.11. デバッグ
3.6.3.2. 例外レベル x
3.6.3.2.1. セキュリティー状態 3.6.3.2.2. セキュリティー・モデル
3.6.3.4. メモリー管理ユニット x
3.6.3.4.1. トランスレーション・ルックアサイド・バッファー 3.6.3.4.2. 変換の一致プロセス 3.6.3.4.3. 変換テーブルウォーク
3.6.3.10. キャッシュ保護 x
3.6.3.10.1. 訂正されないエラーとデータ・ポイズニング 3.6.3.10.2. RAS (信頼性、可用性、および保守性) エラーのタイプ 3.6.3.10.3. エラーの報告 3.6.3.10.4. エラーの挿入
3.6.3.11. デバッグ x
3.6.3.11.1. ブレークポイントとウォッチポイント 3.6.3.11.2. パフォーマンス監視ユニット 3.6.3.11.3. エンベデッド・トレース・マクロセル
3.7. MPU ARM* DynamIQ 共有ユニット x
3.7.1. ARM* DynamIQ 共有ユニットの機能 3.7.2. ARM* DynamIQ 共有ユニットのシステムへの統合 3.7.3. ARM* DynamIQ 共有ユニットの機能の説明
3.7.3. ARM* DynamIQ 共有ユニットの機能の説明 x
3.7.3.1. DSU のコンフィグレーション 3.7.3.2. レベル 3 キャッシュ 3.7.3.3. インターフェイス 3.7.3.4. デバッグ
3.7.3.2. レベル 3 キャッシュ x
3.7.3.2.1. キャッシュ割り当てポリシー 3.7.3.2.2. キャッシュのパーティション化 3.7.3.2.3. キャッシュのスタッシュ 3.7.3.2.4. キャッシュのデータ RAM のレイテンシー 3.7.3.2.5. キャッシュスライスと分割部
3.7.3.4. デバッグ x
3.7.3.4.1. DebugBlock 3.7.3.4.2. エンベデッド・クロストリガー 3.7.3.4.3. パフォーマンス監視ユニット
4. アプリケーション・プロセッサー・サブシステム x
4.1. キャッシュ・コヒーレンシー・ユニット (CCU) 4.2. 汎用割り込みコントローラー (GIC) 4.3. システムメモリー管理ユニット (SMMU) 4.4. オンチップ RAM
4.1. キャッシュ・コヒーレンシー・ユニット (CCU) x
4.1.1. アルテラ® SoC デバイスファミリーにおける CCU の違い 4.1.2. CCU のユースケース 4.1.3. CCU の機能 4.1.4. CCU のシステムへの統合 4.1.5. CCU の機能の説明 4.1.6. CCU のプログラミング・モデル 4.1.7. CCU のアドレスマップとレジスター定義
4.1.5. CCU の機能の説明 x
4.1.5.1. ブロック図 4.1.5.2. ポート 4.1.5.3. キャッシュ・コヒーレンシー・プロトコル 4.1.5.4. アドレス指定とメモリー領域 4.1.5.5. 接続 4.1.5.6. スヌープフィルター 4.1.5.7. システムメモリー・キャッシュ 4.1.5.8. クレジットとリソース 4.1.5.9. Quality of Service (QoS) 4.1.5.10. ストレージ保護 4.1.5.11. 排他的モニター 4.1.5.12. ファイアウォールとセキュリティー 4.1.5.13. 割り込み 4.1.5.14. クロック 4.1.5.15. リセット 4.1.5.16. パワー・マネジメント 4.1.5.17. インターフェイスのシャットダウン 4.1.5.18. エラー処理 4.1.5.19. CCU の制限
4.1.5.1. ブロック図 x
4.1.5.1.1. コヒーレント・エージェント・インターフェイス・ユニット (CAIU) 4.1.5.1.2. 非コヒーレント・エージェント・インターフェイス・ユニット (NCAIU) 4.1.5.1.3. 分散コヒーレンス・エンジン (DCE) 4.1.5.1.4. 分散メモリー・インターフェイス (DMI) 4.1.5.1.5. 分散仮想メモリーエンジン (DVE) 4.1.5.1.6. 分散 I/O インターフェイス (DII)
4.1.5.2. ポート x
4.1.5.2.1. DSU CHI-B イニシエーター・ポート 4.1.5.2.2. F2H ACE5-Lite イニシエーター・ポート 4.1.5.2.3. GIC_M ACE4-Lite イニシエーター・ポート 4.1.5.2.4. TCU ACE5-Lite+DVM イニシエーター・ポート 4.1.5.2.5. CCU_IOM ACE5-Lite イニシエーター・ポート 4.1.5.2.6. CCU_DMI0、CCU_DMI1 AXI4 ターゲットポート 4.1.5.2.7. CCU_IOS AXI ターゲットポート 4.1.5.2.8. MPFE CSR AXI ターゲットポート 4.1.5.2.9. GIC AXI ターゲットポート 4.1.5.2.10. OCRAM AXI ターゲットポート
4.1.5.3. キャッシュ・コヒーレンシー・プロトコル x
4.1.5.3.1. コヒーレント読み出し要求 4.1.5.3.2. コヒーレント・クリーン要求 4.1.5.3.3. コヒーレント書き込み要求
4.1.5.4. アドレス指定とメモリー領域 x
4.1.5.4.1. Ncore レジスター空間 4.1.5.4.2. 汎用アドレス空間 4.1.5.4.3. ブートアドレス空間 4.1.5.4.4. インターリーブ
4.1.5.4.2. 汎用アドレス空間 x
4.1.5.4.2.1. 単一の SDRAM チャネルを使用する場合のアドレスマップ 4.1.5.4.2.2. 複数の SDRAM チャネルを使用する場合のアドレスマップ
4.1.5.12. ファイアウォールとセキュリティー x
4.1.5.12.1. OCRAM ファイアウォール 4.1.5.12.2. GIC ファイアウォール 4.1.5.12.3. サービス・ネットワーク・アクセス 4.1.5.12.4. AXI APROT のトンネリング
4.1.5.15. リセット x
4.1.5.15.1. Q チャネル
4.1.5.18. エラー処理 x
4.1.5.18.1. 訂正可能なエラー 4.1.5.18.2. 訂正不可能なエラー
4.1.5.19. CCU の制限 x
4.1.5.19.1. CHI のサポート 4.1.5.19.2. AXI および ACE のサポート 4.1.5.19.3. 順序付けのサポート
4.1.6. CCU のプログラミング・モデル x
4.1.6.1. CCU の初期化 4.1.6.2. ブート領域 CSR のデフォルト設定 4.1.6.3. エラーレジスター
4.1.6.1. CCU の初期化 x
4.1.6.1.1. アドレス空間のコンフィグレーション 4.1.6.1.2. SMC のコンフィグレーション
4.2. 汎用割り込みコントローラー (GIC) x
4.2.1. アルテラ® SoC デバイスファミリーにおける GIC の違い 4.2.2. GIC の機能 4.2.3. GIC のシステムへの統合 4.2.4. GIC の機能の説明 4.2.5. GIC のプログラミング・モデル 4.2.6. GIC のアドレスマップとレジスター定義 4.2.7. GIC のデザイン・ガイドラインとデザイン例
4.2.4. GIC の機能の説明 x
4.2.4.1. 割り込みの種類 4.2.4.2. クロックドメイン 4.2.4.3. リセットドメイン
4.2.5. GIC のプログラミング・モデル x
4.2.5.1. SoC HPS の GIC 共有ペリフェラル割り込みマップ
4.2.7. GIC のデザイン・ガイドラインとデザイン例 x
4.2.7.1. FPGA2HPS および GPIO からの割り込み要求に関するガイドライン
4.3. システムメモリー管理ユニット (SMMU) x
4.3.1. アルテラ® SoC デバイスファミリーにおける SMMU の違い 4.3.2. SMMU のユースケース 4.3.3. SMMU の機能 4.3.4. SMMU のシステムへの統合 4.3.5. SMMU の信号の説明 4.3.6. SMMU の機能の説明 4.3.7. SMMU のプログラミング・モデル 4.3.8. SMMU のアドレスマップとレジスター定義 4.3.9. SMMU のデザイン・ガイドラインとデザイン例
4.3.3. SMMU の機能 x
4.3.3.1. TCU 向け DTI インターフェイス 4.3.3.2. ステージ 2 の変換 4.3.3.3. TLB 4.3.3.4. バイパスモード 4.3.3.5. APB4 プログラミング・インターフェイス
4.3.4. SMMU のシステムへの統合 x
4.3.4.1. TBU インスタンス 4.3.4.2. DTI インターコネクト・トポロジー 4.3.4.3. MMU-600 インターフェイス 4.3.4.4. IP のコンフィグレーション
4.3.4.3. MMU-600 インターフェイス x
4.3.4.3.1. TCU インターフェイス 4.3.4.3.2. TBU インターフェイス 4.3.4.3.3. DTI インターコネクト・インターフェイス
4.3.4.3.1. TCU インターフェイス x
4.3.4.3.1.1. APB4 プログラミング・インターフェイス 4.3.4.3.1.2. テーブルウォーク向け ACE5-Lite マネージャーと TCU 向け DVM 4.3.4.3.1.3. TCU の LPI インターフェイス 4.3.4.3.1.4. TCU の DTI インターフェイス 4.3.4.3.1.5. TCU の SYSCO インターフェイス 4.3.4.3.1.6. TCU の PMU スナップショット・インターフェイス
4.3.4.3.2. TBU インターフェイス x
4.3.4.3.2.1. ACE5-Lite下位インターフェイス 4.3.4.3.2.2. ACE5-Lite マネージャー・インターフェイス 4.3.4.3.2.3. TBU の DTI インターフェイス 4.3.4.3.2.4. TBU の LPI インターフェイス 4.3.4.3.2.5. TBU の割り込みインターフェイス
4.3.4.3.3. DTI インターコネクト・インターフェイス x
4.3.4.3.3.1. DTI インターコネクト・スイッチ・インターフェイス 4.3.4.3.3.2. DTI インターコネクト・サイザー・インターフェイス 4.3.4.3.3.3. DTI インターコネクト・レジスタースライス・インターフェイス
4.3.4.4. IP のコンフィグレーション x
4.3.4.4.1. MMU-600 TCU のハードウェア・コンフィグレーション 4.3.4.4.2. MMU-600 TBU のハードウェア・コンフィグレーション 4.3.4.4.3. MMU-600 DTI スイッチのハードウェア・コンフィグレーション 4.3.4.4.4. MMU-600 DTI 非同期ブリッジのコンフィグレーション
4.3.5. SMMU の信号の説明 x
4.3.5.1. MMU-600 TCU のコンフィグレーション信号 4.3.5.2. MMU-600 TBU のコンフィグレーション信号 4.3.5.3. TBU でのキャッシュスタッシュ 4.3.5.4. TBU の変換が行われないインターフェイス
4.3.6. SMMU の機能の説明 x
4.3.6.1. ブロック図 4.3.6.2. 機能ブロック 4.3.6.3. 機能モデル 4.3.6.4. 割り込み
4.3.6.3. 機能モデル x
4.3.6.3.1. アドレス変換 4.3.6.3.2. ステージ 1 の変換 4.3.6.3.3. ステージ 2 の変換 4.3.6.3.4. TLB 4.3.6.3.5. バイパスモード
4.3.6.4. 割り込み x
4.3.6.4.1. TBU の割り込みインターフェイス
4.3.7. SMMU のプログラミング・モデル x
4.3.7.1. SMMU の初期化 4.3.7.2. ストリーム ID の割り当て 4.3.7.3. コマンドキューの割り当て 4.3.7.4. イベントキューの割り当て 4.3.7.5. ストリームテーブルのコンフィグレーション 4.3.7.6. コマンドキューの初期化 4.3.7.7. イベントキューの初期化 4.3.7.8. TLB とコンフィグレーション・キャッシュの無効化 4.3.7.9. コンテキスト記述子の作成 4.3.7.10. ストリームテーブル・エントリーの作成 4.3.7.11. SMMU の有効化
4.3.8. SMMU のアドレスマップとレジスター定義 x
4.3.8.1. TBU プライベート・レジスター
4.3.8.1. TBU プライベート・レジスター x
4.3.8.1.1. TBU スタッシュ・コントロール・レジスター [m][n] 4.3.8.1.2. TBU ストリーム・コントロール・レジスター [m][n] 4.3.8.1.3. TBU ストリーム ID Ax レジスター [m][n]
4.3.9. SMMU のデザイン・ガイドラインとデザイン例 x
4.3.9.1. F2SDRAM_TBU における特別な処理 4.3.9.2. 変換テーブルウォーク・シーケンス
4.3.9.2. 変換テーブルウォーク・シーケンス x
4.3.9.2.1. ページ・テーブルウォークの計算
4.4. オンチップ RAM x
4.4.1. アルテラ® SoC デバイスファミリーにおけるオンチップ RAM の違い 4.4.2. オンチップ RAM のユースケース 4.4.3. オンチップ RAM の機能 4.4.4. オンチップ RAM の機能の説明 4.4.5. オンチップ RAM のアドレスマップとレジスター定義
4.4.4. オンチップ RAM の機能の説明 x
4.4.4.1. 読み出しおよび書き込み時のダブルビット・バス・エラー 4.4.4.2. オンチップ RAM コントローラー 4.4.4.3. オンチップ RAM のバーストサポート 4.4.4.4. 排他的アクセスのサポート 4.4.4.5. サブワードアクセス 4.4.4.6. オンチップ RAM のクロック 4.4.4.7. オンチップ RAM のリセット 4.4.4.8. オンチップ RAM の初期化 4.4.4.9. ECC 保護
4.4.4.5. サブワードアクセス x
4.4.4.5.1. パイプラインとタイミング
5. ペリフェラル・サブシステム x
5.1. イーサネット・メディア・アクセス・コントローラー 5.2. DMA コントローラー 5.3. NAND フラッシュ・コントローラー 5.4. SD/eMMC ホスト・コントローラー 5.5. コンボ DLL PHY 5.6. USB 3.1 Gen1 コントローラー 5.7. USB 2.0 OTG コントローラー 5.8. I3C コントローラー 5.9. I2C コントローラー 5.10. SPI コントローラー 5.11. タイマー 5.12. ウォッチドッグ・タイマー 5.13. UART コントローラー 5.14. 汎用 I/O インターフェイス (GPIO) 5.15. ハード・プロセッサー・システムの I/O ピンの多重化
5.1. イーサネット・メディア・アクセス・コントローラー x
5.1.1. アルテラ® SoC デバイスファミリーにおける EMAC の違い 5.1.2. EMAC のユースケース 5.1.3. EMAC の機能 5.1.4. EMAC のシステムへの統合 5.1.5. EMAC 信号の説明とインターフェイス 5.1.6. EMAC の機能の説明 5.1.7. EMAC のプログラミング・モデル 5.1.8. EMAC のアドレスマップとレジスター定義 5.1.9. EMAC のデザイン・ガイドラインとデザイン例
5.1.3. EMAC の機能 x
5.1.3.1. XGMAC コア 5.1.3.2. TSN (Time Sensitive Networking) 5.1.3.3. MAC トランザクション・レイヤー 5.1.3.4. DMA 5.1.3.5. 管理インターフェイス 5.1.3.6. 同期マルチドロップ・タイムスタンプ収集ハブ 5.1.3.7. 外部メモリー 5.1.3.8. PHY インターフェイス
5.1.4. EMAC のシステムへの統合 x
5.1.4.1. EMAC のブロック図と概要 5.1.4.2. EMAC のシステムへの統合
5.1.5. EMAC 信号の説明とインターフェイス x
5.1.5.1. HPS EMAC I/O 信号 5.1.5.2. FPGA EMAC I/O 信号 5.1.5.3. PHY 管理インターフェイス 5.1.5.4. SMTG ハブの信号とインターフェイス 5.1.5.5. タイムスタンプ・インターフェイス信号 5.1.5.6. DMA ホスト・インターフェイス 5.1.5.7. システム・マネージャーのコンフィグレーション・インターフェイス
5.1.5.3. PHY 管理インターフェイス x
5.1.5.3.1. MDIO インターフェイス 5.1.5.3.2. I2C 外部 PHY 管理インターフェイス
5.1.6. EMAC の機能の説明 x
5.1.6.1. 外部メモリー 5.1.6.2. DMA コントローラー 5.1.6.3. 記述子 5.1.6.4. チェックサム・オフロード・エンジン (COE) 5.1.6.5. TCP セグメンテーション・オフロード 5.1.6.6. パケットのフィルタリング 5.1.6.7. 管理カウンター 5.1.6.8. フロー制御 5.1.6.9. IEEE 1588-2008 の高度なタイムスタンプ 5.1.6.10. TSN の機能 5.1.6.11. SMTG ハブの Time of Day 同期 5.1.6.12. クロック 5.1.6.13. リセット 5.1.6.14. 割り込み
5.1.6.1. 外部メモリー x
5.1.6.1.1. 送信データ FIFO バッファーと受信データ FIFO バッファー 5.1.6.1.2. TCP/IP セグメンテーション・オフロード・メモリー 5.1.6.1.3. 記述子キャッシュメモリー 5.1.6.1.4. ゲート・コントロール・リスト・メモリー
5.1.6.2. DMA コントローラー x
5.1.6.2.1. アプリケーションにおけるバスのバーストアクセス 5.1.6.2.2. アプリケーションにおけるデータバッファー・アライメント 5.1.6.2.3. バッファーサイズの計算 5.1.6.2.4. DMA 記述子のフェッチ動作 5.1.6.2.5. DMA TX データ転送動作 5.1.6.2.6. DMA RX データ転送動作 5.1.6.2.7. DMA 記述子ライトバック動作 5.1.6.2.8. DMA 開始/停止操作 5.1.6.2.9. メモリーキャッシュ・サイズ要件 5.1.6.2.10. メモリーキャッシュ・アクセス調停 5.1.6.2.11. DMA エラー処理
5.1.6.2.11. DMA エラー処理 x
5.1.6.2.11.1. TX DMA バスエラー処理フロー 5.1.6.2.11.2. RX DMA バスエラー処理フロー
5.1.6.3. 記述子 x
5.1.6.3.1. 記述子の構造 5.1.6.3.2. 記述子のエンディアン 5.1.6.3.3. 送信記述子 5.1.6.3.4. 受信記述子 5.1.6.3.5. 時間ベースのスケジューリングに向けた拡張記述子 5.1.6.3.6. ヘッダーペイロード分割サポート
5.1.6.5. TCP セグメンテーション・オフロード x
5.1.6.5.1. TSO 機能の説明 5.1.6.5.2. TSO 機能を使用する場合の DMA 動作 5.1.6.5.3. TCP/IP のヘッダーフィールド 5.1.6.5.4. セグメント化されたパケットのヘッダーフィールドとペイロードフィールド 5.1.6.5.5. コンテキスト記述子のシーケンス
5.1.6.6. パケットのフィルタリング x
5.1.6.6.1. 送信元アドレスまたは宛先アドレスのフィルタリング 5.1.6.6.2. VLAN フィルタリング 5.1.6.6.3. 拡張 VLAN フィルタリング 5.1.6.6.4. レイヤー 3 およびレイヤー 4 一致フィルタリング
5.1.6.8. フロー制御 x
5.1.6.8.1. 送信フロー制御 5.1.6.8.2. 受信フロー制御
5.1.6.9. IEEE 1588-2008 の高度なタイムスタンプ x
5.1.6.9.1. 遅延要求/応答メカニズム 5.1.6.9.2. ピアツーピア PTP トランスペアレント・クロック・メッセージのサポート 5.1.6.9.3. クロックの種類 5.1.6.9.4. リファレンス・タイミングのソース 5.1.6.9.5. システム時間のレジスターモジュール 5.1.6.9.6. 送信パスの機能 5.1.6.9.7. 受信パスの機能
5.1.6.10. TSN の機能 x
5.1.6.10.1. スケジュールされるトラフィックの拡張 5.1.6.10.2. フレーム・プリエンプション 5.1.6.10.3. 時間ベースのスケジューリング 5.1.6.10.4. クレジットベースのシェーパー
5.1.6.11. SMTG ハブの Time of Day 同期 x
5.1.6.11.1. SMTG ハブの概要 5.1.6.11.2. SMTG ハブロジック 5.1.6.11.3. SMTG ハブと HPS および FPGA の統合
5.1.6.12. クロック x
5.1.6.12.1. クロックドメイン
5.1.6.13. リセット x
5.1.6.13.1. EMAC ECC RAM リセット 5.1.6.13.2. EMAC ソフトウェア・リセット
5.1.7. EMAC のプログラミング・モデル x
5.1.7.1. システムレベルのコンフィグレーション可能な EMAC レジスター 5.1.7.2. EMAC HPS インターフェイスの初期化 5.1.7.3. EMAC FPGA インターフェイスの初期化 5.1.7.4. DMA の初期化 5.1.7.5. EMAC の初期化とコンフィグレーション 5.1.7.6. 通常の受信および送信動作の実行 5.1.7.7. 送信の停止と開始 5.1.7.8. DMA レジスターのリコンフィグレーション 5.1.7.9. 受信 DMA における新しい記述子リストへの切り替え 5.1.7.10. バスエラーの処理と回復 5.1.7.11. TCP セグメンテーション・オフロードの設定 5.1.7.12. 受信における VLAN フィルタリングの設定 5.1.7.13. 拡張 VLAN フィルタリングの設定 5.1.7.14. L3-L4 フィルタリングの設定 5.1.7.15. SMTG ハブのプログラミング 5.1.7.16. IEEE 1588 PTP タイムスタンプのセットアップ 5.1.7.17. 柔軟な秒あたりのパルス (PPS) 出力のプログラミング・ガイドライン 5.1.7.18. GCL と GCL 関連レジスターのプログラミング 5.1.7.19. EST のプログラミング・ガイドライン 5.1.7.20. フレーム・プリエンプション機能の有効化 5.1.7.21. 時間ベースのスケジューリング機能の設定
5.1.7.1. システムレベルのコンフィグレーション可能な EMAC レジスター x
5.1.7.1.1. システム・マネージャーのコンフィグレーション可能なレジスター 5.1.7.1.2. クロック・マネージャーのコンフィグレーション可能なレジスター 5.1.7.1.3. リセット・マネージャーのコンフィグレーション可能なレジスター
5.1.7.10. バスエラーの処理と回復 x
5.1.7.10.1. 送信 DMA チャネル 5.1.7.10.2. 受信 DMA チャネル
5.1.7.14. L3-L4 フィルタリングの設定 x
5.1.7.14.1. 間接アドレス指定レジスターへの書き込み 5.1.7.14.2. 間接アドレス指定レジスターの読み出し
5.1.7.16. IEEE 1588 PTP タイムスタンプのセットアップ x
5.1.7.16.1. システム時間生成における初期化ガイドライン 5.1.7.16.2. 粗補正方法 5.1.7.16.3. 微補正方法
5.1.7.17. 柔軟な秒あたりのパルス (PPS) 出力のプログラミング・ガイドライン x
5.1.7.17.1. PPS での単一パルスの生成 5.1.7.17.2. PPS でのパルス列の生成 5.1.7.17.3. PPS に影響しない割り込みの生成
5.1.7.20. フレーム・プリエンプション機能の有効化 x
5.1.7.20.1. 受信側のプログラミング 5.1.7.20.2. 送信側のプログラミング
5.1.9. EMAC のデザイン・ガイドラインとデザイン例 x
5.1.9.1. HPS RGMII システムにおける統合 5.1.9.2. HPS IO ピンとのインターフェイス 5.1.9.3. RGMII クロックスキュー・ガイドライン
5.1.9.3. RGMII クロックスキュー・ガイドライン x
5.1.9.3.1. ユースケース 1 - プログラム可能な HPS I/O 遅延機能の活用 5.1.9.3.2. ユースケース 2 - 外部 PHY RGMII 内部遅延 (RGMII-ID) のコンフィグレーション 5.1.9.3.3. ユースケース 3 - ボードトレース遅延の導入
5.2. DMA コントローラー x
5.2.1. アルテラ® SoC デバイスファミリーにおける DMA コントローラーの違い 5.2.2. DMA コントローラーのユースケース 5.2.3. DMA コントローラーの機能 5.2.4. DMA コントローラーのシステムへの統合 5.2.5. DMA コントローラーの機能の説明 5.2.6. DMA コントローラーのアドレスマップとレジスター定義
5.2.5. DMA コントローラーの機能の説明 x
5.2.5.1. フロー制御 5.2.5.2. ハンドシェイク・インターフェイス 5.2.5.3. 割り込み出力 5.2.5.4. DMA コントローラー・ペリフェラル要求インターフェイス
5.2.5.4. DMA コントローラー・ペリフェラル要求インターフェイス x
5.2.5.4.1. ペリフェラル要求インターフェイスのマッピング
5.3. NAND フラッシュ・コントローラー x
5.3.1. アルテラ® SoC デバイスファミリーにおける NAND フラッシュ・コントローラーの違い 5.3.2. NAND フラッシュ・コントローラーのユースケース 5.3.3. NAND フラッシュ・コントローラーの機能 5.3.4. NAND フラッシュ・コントローラーのシステムへの統合 5.3.5. NAND フラッシュ・コントローラーの信号の説明 5.3.6. NAND フラッシュ・コントローラーの機能の説明 5.3.7. NAND フラッシュ・コントローラーのプログラミング・モデル 5.3.8. NAND フラッシュ・コントローラーのアドレスマップとレジスター定義
5.3.5. NAND フラッシュ・コントローラーの信号の説明 x
5.3.5.1. デバイス検出インターフェイス 5.3.5.2. 書き込み保護インターフェイス 5.3.5.3. 割り込みインターフェイス 5.3.5.4. DFI インターフェイス
5.3.6. NAND フラッシュ・コントローラーの機能の説明 x
5.3.6.1. ブロック図 5.3.6.2. 初期化プロトコル (デバイス検出) 5.3.6.3. NAND フラッシュのアドレス指定とデータレイアウト 5.3.6.4. コマンドエンジンの機能 5.3.6.5. ECC エンジンの機能 5.3.6.6. コントロール・データ・メカニズム 5.3.6.7. リマッピング・メカニズム 5.3.6.8. 書き込み保護メカニズム 5.3.6.9. エラーと特殊シナリオの処理 5.3.6.10. サポートされるコントローラーの固定パラメーターとクロック周波数
5.3.6.3. NAND フラッシュのアドレス指定とデータレイアウト x
5.3.6.3.1. NAND フラッシュのアドレス指定 5.3.6.3.2. データレイアウト 5.3.6.3.3. ページ間のレイアウト
5.3.6.4. コマンドエンジンの機能 x
5.3.6.4.1. コマンドエンジンのアーキテクチャー 5.3.6.4.2. CDMA 動作モード 5.3.6.4.3. PIO 動作モード 5.3.6.4.4. 汎用動作モード 5.3.6.4.5. コマンドエンジンの機能拡張
5.3.6.4.2. CDMA 動作モード x
5.3.6.4.2.1. CDMA モードでの動作 5.3.6.4.2.2. スレッド同期メカニズム 5.3.6.4.2.3. NOP 記述子
5.3.6.4.3. PIO 動作モード x
5.3.6.4.3.1. PIO 動作モードにおける動作 5.3.6.4.3.2. 最終操作ステータス
5.3.6.4.4. 汎用動作モード x
5.3.6.4.4.1. 汎用動作モードにおける動作 5.3.6.4.4.2. 最終操作ステータス 5.3.6.4.4.3. 汎用動作モードとの切り替え
5.3.6.4.5. コマンドエンジンの機能拡張 x
5.3.6.4.5.1. LUN インターリーブ 5.3.6.4.5.2. マルチページ・コマンド 5.3.6.4.5.3. キャッシュコマンド 5.3.6.4.5.4. マルチプレーン・コマンド 5.3.6.4.5.5. スレッドリセット・コマンド 5.3.6.4.5.6. タイムアウト機能 5.3.6.4.5.7. TLC デバイス (pSLC モード) のサポート
5.3.6.5. ECC エンジンの機能 x
5.3.6.5.1. エラー訂正 5.3.6.5.2. セクターサイズ 5.3.6.5.3. 不良ブロックマーカー 5.3.6.5.4. スクランブル・サポート 5.3.6.5.5. 消去ページ検出サポート
5.3.6.9. エラーと特殊シナリオの処理 x
5.3.6.9.1. 保護領域へのアクセス 5.3.6.9.2. バスエラー 5.3.6.9.3. NAND デバイスエラー 5.3.6.9.4. データ整合性エラー 5.3.6.9.5. ECC エラー 5.3.6.9.6. 記述子/コマンドエラー 5.3.6.9.7. DQS エラー 5.3.6.9.8. エラー割り込みの生成 5.3.6.9.9. エラー処理確認時に推奨されるソフトウェア・フロー
5.3.7. NAND フラッシュ・コントローラーのプログラミング・モデル x
5.3.7.1. NAND コントローラー・レジスターのプログラミング・モデル 5.3.7.2. ステータスのポーリングにおけるコンフィグレーション 5.3.7.3. デバイスレイアウトのコンフィグレーション 5.3.7.4. マルチプレーンおよびキャッシュ操作のコンフィグレーション 5.3.7.5. ECC の有効化 5.3.7.6. 割り込みのコンフィグレーション 5.3.7.7. タイミングレジスターのコンフィグレーション 5.3.7.8. SDR から DDR への動作モードの切り替え 5.3.7.9. DDR から SDR への動作モードの切り替え 5.3.7.10. スレーブ DMA のプログラミング 5.3.7.11. データのプリフェッチ・メカニズム 5.3.7.12. データ整合性メカニズム 5.3.7.13. TLC デバイスでの pSLC モードの有効化
5.3.7.1. NAND コントローラー・レジスターのプログラミング・モデル x
5.3.7.1.1. SFR レジスターのプログラミング 5.3.7.1.2. コマンドレジスターのプログラミング
5.4. SD/eMMC ホスト・コントローラー x
5.4.1. アルテラ® SoC デバイスファミリーにおける SD/eMMC の違い 5.4.2. SD/eMMC のユースケース 5.4.3. SD/eMMC の機能 5.4.4. SD/eMMC のシステムへの統合 5.4.5. SD/eMMC 信号の説明 5.4.6. SD/eMMC の機能の説明 5.4.7. SD/eMMC のプログラミング・モデル 5.4.8. SD/eMMC のアドレスマップとレジスター定義 5.4.9. SD/eMMC のデザイン・ガイドラインとデザイン例
5.4.3. SD/eMMC の機能 x
5.4.3.1. サポートされる規格 5.4.3.2. SD のサポート 5.4.3.3. eMMC のサポート 5.4.3.4. DMA のサポート
5.4.6. SD/eMMC の機能の説明 x
5.4.6.1. ブロック図 5.4.6.2. コンフィグレーション 5.4.6.3. DMA の動作 5.4.6.4. クロック 5.4.6.5. リセット 5.4.6.6. SD 電圧の切り替え 5.4.6.7. SD/eMMC インターフェイスにおけるタイミング 5.4.6.8. コマンド・キューイング
5.4.6.1. ブロック図 x
5.4.6.1.1. バス・インターフェイス・ユニット 5.4.6.1.2. リセット制御モジュール 5.4.6.1.3. 同期モジュール 5.4.6.1.4. 応答モジュール 5.4.6.1.5. FIFO インターフェイス・ユニット 5.4.6.1.6. カード・インターフェイス・ユニット 5.4.6.1.7. システム要求インターフェイス 5.4.6.1.8. システム・マネージャー・インターフェイス 5.4.6.1.9. ホスト設定インターフェイス 5.4.6.1.10. コマンドキューの設定
5.4.6.2. コンフィグレーション x
5.4.6.2.1. ホストの機能
5.4.6.3. DMA の動作 x
5.4.6.3.1. SDMA の動作 5.4.6.3.2. ADMA2 の動作 5.4.6.3.3. ADMA3 の動作 5.4.6.3.4. DMA エラー
5.4.6.5. リセット x
5.4.6.5.1. コントローラーのソフトウェア・リセット
5.4.6.7. SD/eMMC インターフェイスにおけるタイミング x
5.4.6.7.1. 調整
5.4.6.7.1. 調整 x
5.4.6.7.1.1. SD の調整シーケンス 5.4.6.7.1.2. eMMC の調整シーケンス
5.4.6.8. コマンド・キューイング x
5.4.6.8.1. オプションの動作モード 5.4.6.8.2. タスクの実行順序
5.4.7. SD/eMMC のプログラミング・モデル x
5.4.7.1. コンボ PHY レジスター・インターフェイス 5.4.7.2. 初期化前のシーケンス 5.4.7.3. エラー処理
5.4.7.1. コンボ PHY レジスター・インターフェイス x
5.4.7.1.1. 読み出しアクセス 5.4.7.1.2. 書き込みアクセス
5.4.7.3. エラー処理 x
5.4.7.3.1. 一般的な動作エラーにおける回復 5.4.7.3.2. コマンド・キューイング・エラーにおける回復 5.4.7.3.3. コンボ PHY アンダーラン/オーバーフロー時のエラー回復
5.4.9. SD/eMMC のデザイン・ガイドラインとデザイン例 x
5.4.9.1. SD カードのレベルシフト
5.5. コンボ DLL PHY x
5.5.1. アルテラ® SoC デバイスファミリーにおけるコンボ DLL PHY の違い 5.5.2. コンボ DLL PHY のユースケース 5.5.3. コンボ DLL PHY の機能 5.5.4. コンボ DLL PHY のシステムへの統合 5.5.5. コンボ DLL PHY 信号の説明 5.5.6. コンボ DLL PHY の機能の説明 5.5.7. コンボ DLL PHY のプログラミング・モデル 5.5.8. コンボ DLL PHY のアドレスマップとレジスター定義
5.5.6. コンボ DLL PHY の機能の説明 x
5.5.6.1. ブロック図 5.5.6.2. 動作モード 5.5.6.3. クロック 5.5.6.4. DLL の機能 5.5.6.5. 書き込みデータパス 5.5.6.6. 読み出しデータパス 5.5.6.7. CE#、CLE、ALE、WP#、RE# 信号の生成 5.5.6.8. リセット
5.5.6.4. DLL の機能 x
5.5.6.4.1. DLL のロック
5.5.6.5. 書き込みデータパス x
5.5.6.5.1. DQS 書き込み信号の生成 5.5.6.5.2. 出力イネーブル信号の生成
5.5.6.6. 読み出しデータパス x
5.5.6.6.1. 動的終端信号の生成 5.5.6.6.2. 入力イネーブル信号の生成
5.5.7. コンボ DLL PHY のプログラミング・モデル x
5.5.7.1. 初期化手順 5.5.7.2. DLL ロックのデバッグ 5.5.7.3. DLL 二次遅延のコンフィグレーション 5.5.7.4. FIFO DQS のオーバーフローとアンダーランの処理 5.5.7.5. SD/eMMC インターフェイスの調整
5.6. USB 3.1 Gen1 コントローラー x
5.6.1. アルテラ® SoC デバイスファミリーにおける USB 3.1 Gen1 コントローラーの違い 5.6.2. USB 3.1 Gen1 コントローラーのユースケース 5.6.3. USB 3.1 Gen1 コントローラーの機能 5.6.4. USB 3.1 Gen1 コントローラーのシステムへの統合 5.6.5. USB 3.1 Gen1 コントローラーの機能の説明 5.6.6. USB 3.1 Gen1 コントローラーのプログラミング・モデル 5.6.7. USB 3.1 Gen1 コントローラーのアドレスマップとレジスター定義 5.6.8. USB 3.1 Gen1 コントローラーのデザイン・ガイドラインとデザイン例
5.6.3. USB 3.1 Gen1 コントローラーの機能 x
5.6.3.1. サポートされない機能
5.6.5. USB 3.1 Gen1 コントローラーの機能の説明 x
5.6.5.1. マネージャー・インターフェイス 5.6.5.2. AHB 下位インターフェイス 5.6.5.3. アプリケーション・インターフェイス・ユニット 5.6.5.4. バス管理ユニット 5.6.5.5. パケット FIFO コントローラー 5.6.5.6. RAM 5.6.5.7. MAC 5.6.5.8. DMA 5.6.5.9. ループバック 5.6.5.10. PHY インターフェイス 5.6.5.11. USB 3.1 Gen1 コントローラーのクロック 5.6.5.12. USB 3.1 Gen1 コントローラーのリセット
5.6.5.1. マネージャー・インターフェイス x
5.6.5.1.1. AXI マネージャー・インターフェイス
5.6.5.8. DMA x
5.6.5.8.1. 受信フローの詳細 5.6.5.8.2. 送信フローの詳細
5.6.5.9. ループバック x
5.6.5.9.1. ソフトウェア・ループバック・モード 5.6.5.9.2. BIST ループバック・モード
5.6.5.10. PHY インターフェイス x
5.6.5.10.1. USB 2.0 ULPI PHY 5.6.5.10.2. PIPE インターフェイス 5.6.5.10.3. USB 3.1 モード切り替えコントローラー 5.6.5.10.4. USB Type-C レセプタクル 5.6.5.10.5. 性能 5.6.5.10.6. 最大 USB 帯域幅
5.6.5.10.1. USB 2.0 ULPI PHY x
5.6.5.10.1.1. 信号
5.6.5.10.2. PIPE インターフェイス x
5.6.5.10.2.1. IO 接続
5.6.5.10.3. USB 3.1 モード切り替えコントローラー x
5.6.5.10.3.1. USB3.1 モード切り替えコントローラーの信号
5.6.5.11. USB 3.1 Gen1 コントローラーのクロック x
5.6.5.11.1. クロックイネーブル 5.6.5.11.2. クロック・ゲーティング
5.6.5.12. USB 3.1 Gen1 コントローラーのリセット x
5.6.5.12.1. リセット要件 5.6.5.12.2. ソフトウェア・リセット 5.6.5.12.3. ウォームリセット
5.6.6. USB 3.1 Gen1 コントローラーのプログラミング・モデル x
5.6.6.1. コントローラーのプログラミング (ホストモード) 5.6.6.2. コントローラーのプログラミング (デバイスモード)
5.6.6.1. コントローラーのプログラミング (ホストモード) x
5.6.6.1.1. 初期化段階 5.6.6.1.2. ホスト・コントローラーの機能レジスター 5.6.6.1.3. プログラミング・モデル 5.6.6.1.4. デバイスの初期化
5.6.6.2. コントローラーのプログラミング (デバイスモード) x
5.6.6.2.1. デバイスのパワーオンまたはソフトリセット 5.6.6.2.2. USB リセット時の初期化 5.6.6.2.3. 接続完了時の初期化 5.6.6.2.4. SetAddress 要求時の初期化 5.6.6.2.5. SetConfiguration 要求または SetInterface 要求時の初期化 5.6.6.2.6. Agilex 5 プログラミング・モデル 5.6.6.2.7. ホストとしてのコントローラー
5.6.8. USB 3.1 Gen1 コントローラーのデザイン・ガイドラインとデザイン例 x
5.6.8.1. USB 3.1 Gen1 コントローラーのウェイクアップと電源制御
5.7. USB 2.0 OTG コントローラー x
5.7.1. アルテラ® SoC デバイスファミリーにおける USB 2.0 OTG コントローラーの違い 5.7.2. USB 2.0 OTG コントローラーのユースケース 5.7.3. USB 2.0 OTG コントローラーの機能 5.7.4. USB 2.0 OTG コントローラーのシステムへの統合 5.7.5. USB 2.0 OTG コントローラーの機能の説明 5.7.6. USB 2.0 OTG コントローラーのプログラミング・モデル 5.7.7. USB 2.0 OTG コントローラーのアドレスマップとレジスター定義
5.7.4. USB 2.0 OTG コントローラーのシステムへの統合 x
5.7.4.1. USB 2.0 ULPI PHY 信号の説明
5.7.5. USB 2.0 OTG コントローラーの機能の説明 x
5.7.5.1. 分散仮想メモリーのサポート 5.7.5.2. イニシエーター・インターフェイス 5.7.5.3. ターゲット・インターフェイス 5.7.5.4. USB OTG コントローラーのコンポーネント 5.7.5.5. DMA 5.7.5.6. ローカル・メモリーバッファー 5.7.5.7. クロック 5.7.5.8. リセット 5.7.5.9. 割り込み
5.7.5.4. USB OTG コントローラーのコンポーネント x
5.7.5.4.1. アプリケーション・インターフェイス・ユニット 5.7.5.4.2. パケット FIFO コントローラー 5.7.5.4.3. SPRAM 5.7.5.4.4. MAC 5.7.5.4.5. ウェイクアップと電源制御 5.7.5.4.6. PHY インターフェイス・ユニット
5.7.5.4.4. MAC x
5.7.5.4.4.1. USB トランザクション 5.7.5.4.4.2. ホストプロトコル 5.7.5.4.4.3. デバイスプロトコル 5.7.5.4.4.4. OTG プロトコル
5.7.5.7. クロック x
5.7.5.7.1. クロック・ゲーティング
5.7.5.8. リセット x
5.7.5.8.1. リセット要件 5.7.5.8.2. ハードウェア・リセット 5.7.5.8.3. ソフトウェア・リセット 5.7.5.8.4. USB 2.0 OTG コントローラーのリセット解除
5.7.6. USB 2.0 OTG コントローラーのプログラミング・モデル x
5.7.6.1. SPRAM ECC の有効化 5.7.6.2. ホストの初期化 5.7.6.3. ホスト・トランザクション 5.7.6.4. デバイスの初期化 5.7.6.5. デバイス・トランザクション
5.7.6.5. デバイス・トランザクション x
5.7.6.5.1. IN トランザクション 5.7.6.5.2. OUT トランザクション 5.7.6.5.3. コントロール転送
5.8. I3C コントローラー x
5.8.1. アルテラ® SoC デバイスファミリーにおける I3C コントローラーの違い 5.8.2. I3C コントローラーのユースケース 5.8.3. I3C コントローラーの機能 5.8.4. I3C コントローラーのシステムへの統合 5.8.5. I3C コントローラーの信号の説明 5.8.6. I3C コントローラーの機能の説明 5.8.7. I3C コントローラーのプログラミング・モデル 5.8.8. I3C コントローラーのアドレスマップとレジスター定義 5.8.9. I3C コントローラーのデザイン・ガイドラインとデザイン例
5.8.5. I3C コントローラーの信号の説明 x
5.8.5.1. HPS I/O とのインターフェイス 5.8.5.2. FPGA のルーティング
5.8.6. I3C コントローラーの機能の説明 x
5.8.6.1. デバイスアドレス 5.8.6.2. 帯域内割り込み (IBI) 5.8.6.3. シンプル転送 DMA (SDMA) ハンドシェイク 5.8.6.4. I3C コントローラーの割り込み 5.8.6.5. I3C におけるマスターの役割の概要 5.8.6.6. I3C におけるスレーブの役割の概要
5.8.6.5. I3C におけるマスターの役割の概要 x
5.8.6.5.1. 動的アドレス割り当て (DAA) 5.8.6.5.2. 帯域内割り込み (IBI) の検出と処理 5.8.6.5.3. I3C スレーブ割り込み要求 (SIR) 5.8.6.5.4. I3C マスターの無効化 5.8.6.5.5. I3C マスターの転送中断 5.8.6.5.6. I3C マスター要求 (MR) 5.8.6.5.7. マスターのコマンドデータ構造 5.8.6.5.8. 応答データ構造 5.8.6.5.9. I3C コントローラーの動作モード 5.8.6.5.10. バスのコンフィグレーションに基づく SCL の生成とタイミング 5.8.6.5.11. タイミングレジスターからの I3C/I2C タイミング・パラメーター導出 5.8.6.5.12. エラーの検出 5.8.6.5.13. 定義バイトのサポート 5.8.6.5.14. I2C 速度におけるブロードキャスト CCC 5.8.6.5.15. バスリセット生成 DMA コントローラー・インターフェイス
5.8.6.5.1. 動的アドレス割り当て (DAA) x
5.8.6.5.1.1. SETDASA (方式 1: 一次) 5.8.6.5.1.2. SETDASA (方式 2: ポイントツーポイント) 5.8.6.5.1.3. ENTDAA 5.8.6.5.1.4. SETAASA
5.8.6.5.3. I3C スレーブ割り込み要求 (SIR) x
5.8.6.5.3.1. SIR 応答制御
5.8.6.5.6. I3C マスター要求 (MR) x
5.8.6.5.6.1. MR 応答制御
5.8.6.5.7. マスターのコマンドデータ構造 x
5.8.6.5.7.1. 転送コマンドデータ構造 5.8.6.5.7.2. 転送引数データ構造 5.8.6.5.7.3. 短いデータ引数データ構造 5.8.6.5.7.4. アドレス割り当てコマンドデータ構造
5.8.6.5.9. I3C コントローラーの動作モード x
5.8.6.5.9.1. マスターモードにおけるシングルデータ・レート (SDR) 転送 5.8.6.5.9.2. ブロードキャスト CCC 書き込み転送 5.8.6.5.9.3. 有向書き込み/読み出し転送 5.8.6.5.9.4. 複数のスレーブを対象とする有向 CCC 転送 5.8.6.5.9.5. I3C プライベート書き込み/読み出し転送 5.8.6.5.9.6. I2C プライベート書き込み/読み出し転送 5.8.6.5.9.7. TX FIFO の空の状態および RX FIFO のフルの状態の意味 5.8.6.5.9.8. SDR 転送における TOC および ROC ビットの設定の意味
5.8.6.5.12. エラーの検出 x
5.8.6.5.12.1. 処理されているコマンドにおけるエラータイプの検出 5.8.6.5.12.2. SDR エラーの検出および回復方法
5.8.6.6. I3C におけるスレーブの役割の概要 x
5.8.6.6.1. I3C におけるスレーブの役割に関する説明 5.8.6.6.2. I3C と I2C の役割の選択 5.8.6.6.3. スレーブの役割に関連するレジスター 5.8.6.6.4. アドレス割り当ての処理 5.8.6.6.5. I3C スレーブでの CCC 転送 5.8.6.6.6. プライベート・データ転送 5.8.6.6.7. プライベート送信 (マスター読み出し) 転送の処理 5.8.6.6.8. スレーブ割り込み要求の生成 5.8.6.6.9. マスター要求の生成 5.8.6.6.10. I3C スレーブの無効化 5.8.6.6.11. I3C スレーブにおけるデータ構造
5.8.6.6.6. プライベート・データ転送 x
5.8.6.6.6.1. プライベート・データ転送の概要
5.8.6.6.11. I3C スレーブにおけるデータ構造 x
5.8.6.6.11.1. 送信コマンドデータ構造 5.8.6.6.11.2. 応答データ構造
5.8.7. I3C コントローラーのプログラミング・モデル x
5.8.7.1. 共通レジスターの初期化 5.8.7.2. マスターレジスターの初期化 5.8.7.3. コントローラーの有効化 5.8.7.4. マスターモードの動作 5.8.7.5. スレーブレジスターの初期化 5.8.7.6. スレーブモードの動作 5.8.7.7. DMA コントローラーの動作
5.8.7.1. 共通レジスターの初期化 x
5.8.7.1.1. しきい値制御レジスターのプログラム 5.8.7.1.2. 割り込み関連レジスターのプログラム
5.8.7.2. マスターレジスターの初期化 x
5.8.7.2.1. DEVICE_ADDR レジスターのプログラム 5.8.7.2.2. タイミングレジスターのプログラム
5.8.7.4. マスターモードの動作 x
5.8.7.4.1. スレーブアドレスの割り当て 5.8.7.4.2. IBI の受信 (すべてのタイプ) 5.8.7.4.3. CCC 読み出し/書き込み転送 5.8.7.4.4. プライベート読み出し/書き込み転送 5.8.7.4.5. コントローラーをマスターモードに切り替えるためのプログラミング・フロー
5.8.7.4.1. スレーブアドレスの割り当て x
5.8.7.4.1.1. ENTDAA 転送 5.8.7.4.1.2. SETDASA CCC コマンドの発行
5.8.7.4.3. CCC 読み出し/書き込み転送 x
5.8.7.4.3.1. マスターモードにおけるブロードキャスト CCC 転送 5.8.7.4.3.2. マスターモードにおける有向 CCC 転送
5.8.7.5. スレーブレジスターの初期化 x
5.8.7.5.1. 割り込み関連レジスターのプログラム
5.8.7.6. スレーブモードの動作 x
5.8.7.6.1. スレーブモードにおけるプライベート受信 (マスター書き込み) 転送 5.8.7.6.2. スレーブモードにおけるプライベート送信 (マスター読み出し) 転送 5.8.7.6.3. スレーブ割り込み要求を生成するプログラミング・フロー 5.8.7.6.4. マスター要求を生成するプログラミング・フロー 5.8.7.6.5. コントローラーをマスターモードに切り替えるためのプログラミング・フロー 5.8.7.6.6. コマンド・パイプラインと応答キューしきい値割り込みの集約 5.8.7.6.7. エラー回復フロー 5.8.7.6.8. CCC 更新割り込みフロー 5.8.7.6.9. 無効化および TX/RX/CMD/応答キューのリセットフロー
5.8.7.6.7. エラー回復フロー x
5.8.7.6.7.1. S0 から S5 エラーの処理
5.8.9. I3C コントローラーのデザイン・ガイドラインとデザイン例 x
5.8.9.1. ボードデザインにおける HPS I/O 経由の外部 SDA および SCL 信号に関するガイドライン 5.8.9.2. ボードデザインにおける FPGA I/O 経由の外部 SDA および SCL 信号に関するガイドライン
5.8.9.2. ボードデザインにおける FPGA I/O 経由の外部 SDA および SCL 信号に関するガイドライン x
5.8.9.2.1. I3C インターフェイスのデザイン・ガイドライン
5.9. I2C コントローラー x
5.9.1. アルテラ® SoC デバイスファミリーにおける I2C コントローラーの違い 5.9.2. I2C コントローラーのユースケース 5.9.3. I2C コントローラーの機能 5.9.4. I2C コントローラーのシステムへの統合 5.9.5. I2C コントローラーの信号の説明 5.9.6. I2C コントローラーの機能の説明 5.9.7. I2C コントローラーのプログラミング・モデル 5.9.8. I2C コントローラーのアドレスマップとレジスター定義 5.9.9. I2C コントローラーのデザイン・ガイドラインとデザイン例
5.9.6. I2C コントローラーの機能の説明 x
5.9.6.1. 機能の使用方法 5.9.6.2. 動作 5.9.6.3. プロトコルの詳細 5.9.6.4. 複数のマスターの調停 5.9.6.5. クロック周波数のコンフィグレーション 5.9.6.6. SDA のホールド時間 5.9.6.7. DMA コントローラー・インターフェイス 5.9.6.8. クロック 5.9.6.9. リセット
5.9.6.2. 動作 x
5.9.6.2.1. START および STOP の生成 5.9.6.2.2. 複合形式
5.9.6.3. プロトコルの詳細 x
5.9.6.3.1. START および STOP 条件 5.9.6.3.2. スレーブプロトコルのアドレス指定 5.9.6.3.3. 送受信プロトコル 5.9.6.3.4. START BYTE 転送プロトコル
5.9.6.4. 複数のマスターの調停 x
5.9.6.4.1. クロックの同期
5.9.6.5. クロック周波数のコンフィグレーション x
5.9.6.5.1. 最小の High カウントと Low カウント
5.9.6.5.1. 最小の High カウントと Low カウント x
5.9.6.5.1.1. High カウントおよび Low カウントの計算
5.9.6.9. リセット x
5.9.6.9.1. I2C コントローラーのリセット解除
5.9.7. I2C コントローラーのプログラミング・モデル x
5.9.7.1. スレーブモードの動作 5.9.7.2. マスターモードの動作 5.9.7.3. I2C コントローラーの無効化 5.9.7.4. 転送の中断 5.9.7.5. DMA コントローラーの動作
5.9.7.1. スレーブモードの動作 x
5.9.7.1.1. 初期のコンフィグレーション 5.9.7.1.2. シングルバイトでのスレーブ送信機の動作 5.9.7.1.3. シングルバイトでのスレーブ受信機の動作 5.9.7.1.4. バルク転送でのスレーブの転送動作 5.9.7.1.5. スレーブのプログラミング・モデル
5.9.7.2. マスターモードの動作 x
5.9.7.2.1. 初期のコンフィグレーション 5.9.7.2.2. IC_TAR または IC_10BITADDR_MASTER の動的な更新 5.9.7.2.3. マスターの送信とマスターの受信 5.9.7.2.4. マスターのプログラミング・モデル
5.9.7.5. DMA コントローラーの動作 x
5.9.7.5.1. 送信 FIFO のアンダーフロー 5.9.7.5.2. 送信ウォーターマーク・レベル 5.9.7.5.3. 送信 FIFO のオーバーフロー 5.9.7.5.4. 受信 FIFO のオーバーフロー 5.9.7.5.5. 受信ウォーターマーク・レベル 5.9.7.5.6. 受信 FIFO のアンダーフロー
5.9.9. I2C コントローラーのデザイン・ガイドラインとデザイン例 x
5.9.9.1. I2C インターフェイスのデザイン・ガイドライン
5.10. SPI コントローラー x
5.10.1. アルテラ® SoC デバイスファミリーにおける SPI コントローラーの違い 5.10.2. SPI コントローラーのユースケース 5.10.3. SPI コントローラーの機能 5.10.4. SPI コントローラーのシステムへの統合 5.10.5. SPI コントローラーの信号の説明 5.10.6. SPI コントローラーの機能の説明 5.10.7. SPI コントローラーのプログラミング・モデル 5.10.8. SPI コントローラーのアドレスマップとレジスター定義
5.10.5. SPI コントローラーの信号の説明 x
5.10.5.1. HPS I/O とのインターフェイス 5.10.5.2. FPGA へのルーティング
5.10.6. SPI コントローラーの機能の説明 x
5.10.6.1. プロトコルの詳細と準拠する標準 5.10.6.2. 概要 5.10.6.3. シリアル・ビットレート・クロック 5.10.6.4. 送信 FIFO バッファーと受信 FIFO バッファー 5.10.6.5. SPI 割り込み 5.10.6.6. 転送モード 5.10.6.7. SPI マスター 5.10.6.8. SPI スレーブ 5.10.6.9. パートナーより提供される接続インターフェイス 5.10.6.10. DMA コントローラー・インターフェイス 5.10.6.11. スレーブ・インターフェイス 5.10.6.12. クロックとリセット
5.10.6.3. シリアル・ビットレート・クロック x
5.10.6.3.1. SPI マスターのビットレート・クロック 5.10.6.3.2. SPI スレーブのビットレート・クロック
5.10.6.6. 転送モード x
5.10.6.6.1. 送受信 5.10.6.6.2. 送信専用 5.10.6.6.3. 受信専用 5.10.6.6.4. EEPROM 読み出し
5.10.6.7. SPI マスター x
5.10.6.7.1. マスターポート ss_in_n に向けたグルーロジック 5.10.6.7.2. マルチマスター・システム 5.10.6.7.3. RXD のサンプル遅延 5.10.6.7.4. データの転送 5.10.6.7.5. マスターにおける SPI および SSP シリアル転送 5.10.6.7.6. マスターにおける Microwire シリアル転送
5.10.6.8. SPI スレーブ x
5.10.6.8.1. スレーブにおける SPI および SSP シリアル転送 5.10.6.8.2. シリアル転送
5.10.6.9. パートナーより提供される接続インターフェイス x
5.10.6.9.1. Motorola SPI Protocol 5.10.6.9.2. Texas Instruments Synchronous Serial Protocol (SSP) 5.10.6.9.3. National Semiconductor Microwire Protocol
5.10.6.11. スレーブ・インターフェイス x
5.10.6.11.1. コントロールおよびステータスレジスターへのアクセス 5.10.6.11.2. データレジスターへのアクセス
5.10.6.12. クロックとリセット x
5.10.6.12.1. クロックのゲーティング 5.10.6.12.2. SPI コントローラーのリセット解除
5.10.7. SPI コントローラーのプログラミング・モデル x
5.10.7.1. マスターにおける SPI および SSP シリアル転送 5.10.7.2. マスターにおける Microwire シリアル転送 5.10.7.3. スレーブにおける SPI および SSP シリアル転送 5.10.7.4. スレーブにおける Microwire シリアル転送 5.10.7.5. スレーブ選択のためのソフトウェア制御 5.10.7.6. DMA コントローラーの動作
5.10.7.5. スレーブ選択のためのソフトウェア制御 x
5.10.7.5.1. 例: SPI マスターにおけるスレーブ選択ソフトウェア・フロー 5.10.7.5.2. 例: SPI スレーブにおけるスレーブ選択ソフトウェア・フロー
5.10.7.6. DMA コントローラーの動作 x
5.10.7.6.1. 送信 FIFO バッファーのアンダーフロー 5.10.7.6.2. 送信 FIFO のウォーターマーク 5.10.7.6.3. 送信 FIFO バッファーのオーバーフロー 5.10.7.6.4. 受信 FIFO バッファーのオーバーフロー 5.10.7.6.5. 受信ウォーターマーク・レベルの選択 5.10.7.6.6. 受信 FIFO バッファーのアンダーフロー
5.10.7.6.2. 送信 FIFO のウォーターマーク x
5.10.7.6.2.1. 例 1: 送信 FIFO のウォーターマーク・レベル = 64 5.10.7.6.2.2. 例 2: 送信 FIFO のウォーターマーク・レベル = 192
5.11. タイマー x
5.11.1. アルテラ® SoC デバイスファミリーにおけるタイマーの違い 5.11.2. タイマーのユースケース 5.11.3. タイマーの機能 5.11.4. タイマーのシステムへの統合 5.11.5. タイマーの機能の説明 5.11.6. タイマーのプログラミング・モデル 5.11.7. タイマーのアドレスマップとレジスター定義
5.11.5. タイマーの機能の説明 x
5.11.5.1. クロック 5.11.5.2. リセット 5.11.5.3. 割り込み
5.11.6. タイマーのプログラミング・モデル x
5.11.6.1. 初期化 5.11.6.2. タイマーの有効化 5.11.6.3. タイマーの無効化 5.11.6.4. タイマーのカウントダウン値のロード 5.11.6.5. タイマー関連の割り込み
5.11.6.5. タイマー関連の割り込み x
5.11.6.5.1. 割り込みのクリア 5.11.6.5.2. 割り込みステータスの確認 5.11.6.5.3. 割り込みのマスク
5.12. ウォッチドッグ・タイマー x
5.12.1. アルテラ® SoC デバイスファミリーにおけるウォッチドッグ・タイマーの違い 5.12.2. ウォッチドッグ・タイマーのユースケース 5.12.3. ウォッチドッグ・タイマーの機能 5.12.4. ウォッチドッグ・タイマーのシステムへの統合 5.12.5. ウォッチドッグ・タイマーの機能の説明 5.12.6. ウォッチドッグ・タイマーのプログラミング・モデル 5.12.7. ウォッチドッグ・タイマーのアドレスマップとレジスター定義
5.12.5. ウォッチドッグ・タイマーの機能の説明 x
5.12.5.1. ウォッチドッグ・タイマーのカウンター 5.12.5.2. ウォッチドッグ・タイマーの一時停止モード 5.12.5.3. ウォッチドッグ・タイマーのクロック 5.12.5.4. ウォッチドッグ・タイマーのリセット
5.12.6. ウォッチドッグ・タイマーのプログラミング・モデル x
5.12.6.1. タイムアウト期間の値の設定 5.12.6.2. 出力応答モードの選択 5.12.6.3. ウォッチドッグ・タイマーの有効化と初期の起動 5.12.6.4. ウォッチドッグ・カウンターの再ロード 5.12.6.5. ウォッチドッグ・タイマーの一時停止 5.12.6.6. ウォッチドッグ・タイマーの無効化と停止 5.12.6.7. ウォッチドッグ・タイマーのステートマシン
5.13. UART コントローラー x
5.13.1. アルテラ® SoC デバイスファミリーにおける UART コントローラーの違い 5.13.2. UART コントローラーのユースケース 5.13.3. UART コントローラーの機能 5.13.4. UART コントローラーのシステムへの統合 5.13.5. UART コントローラーの信号の説明 5.13.6. UART コントローラーの機能の説明 5.13.7. UART コントローラーのアドレスマップとレジスター定義 5.13.8. UART コントローラーのデザイン・ガイドラインとデザイン例
5.13.5. UART コントローラーの信号の説明 x
5.13.5.1. HPS I/O ピン 5.13.5.2. FPGA のルーティング
5.13.6. UART コントローラーの機能の説明 x
5.13.6.1. FIFO バッファーのサポート 5.13.6.2. UART シリアルプロトコル 5.13.6.3. 自動フロー制御 5.13.6.4. クロック 5.13.6.5. リセット 5.13.6.6. UART コントローラーの割り込み 5.13.6.7. UARTコントローラーの DMA コントローラーの動作
5.13.6.7. UARTコントローラーの DMA コントローラーの動作 x
5.13.6.7.1. 送信 FIFO のアンダーフロー 5.13.6.7.2. 送信ウォーターマーク・レベル 5.13.6.7.3. 送信 FIFO のオーバーフロー 5.13.6.7.4. 受信 FIFO のオーバーフロー 5.13.6.7.5. 受信ウォーターマーク・レベル 5.13.6.7.6. 受信 FIFO のアンダーフロー
5.14. 汎用 I/O インターフェイス (GPIO) x
5.14.1. アルテラ® SoC デバイスファミリーにおける GPIO の違い 5.14.2. GPIO のユースケース 5.14.3. GPIO の機能 5.14.4. GPIO のシステムへの統合 5.14.5. GPIO の機能の説明 5.14.6. GPIO のプログラミング・モデル 5.14.7. GPIO のアドレスマップとレジスター定義
5.14.5. GPIO の機能の説明 x
5.14.5.1. 割り込み 5.14.5.2. デバウンスの動作 5.14.5.3. ピンの方向 5.14.5.4. GPIO インターフェイスのリセット解除
5.15. ハード・プロセッサー・システムの I/O ピンの多重化 x
5.15.1. アルテラ® SoC デバイスファミリーにおける I/O ピン多重化の違い 5.15.2. I/O ピン多重化のユースケース 5.15.3. I/O ピン多重化の機能 5.15.4. I/O ピン多重化のシステムへの統合 5.15.5. I/O ピン多重化機能の説明 5.15.6. I/O ピン多重化のアドレスマップとレジスター定義 5.15.7. I/O ピン多重化のデザイン・ガイドラインとデザイン例
5.15.5. I/O ピン多重化機能の説明 x
5.15.5.1. I/O ピン 5.15.5.2. FPGA アクセス 5.15.5.3. I/O コントロール・レジスター
5.15.5.3. I/O コントロール・レジスター x
5.15.5.3.1. 専用ピンの MUX レジスター 5.15.5.3.2. 専用コンフィグレーション・レジスター 5.15.5.3.3. FPGA アクセスの MUX レジスター 5.15.5.3.4. HPS JTAG ピンの MUX レジスター
5.15.7. I/O ピン多重化のデザイン・ガイドラインとデザイン例 x
5.15.7.1. HPS のバウンダリー・スキャン 5.15.7.2. HPS I/O のデザインに関する考慮事項
6. システム・マネージャー x
6.1. アルテラ® SoC デバイスファミリーにおけるシステム・マネージャーの違い 6.2. システム・マネージャーのユースケース 6.3. システム・マネージャーの機能 6.4. システム・マネージャーのシステムへの統合 6.5. システム・マネージャーのアドレスマップとレジスター定義 6.6. システム・マネージャーの改訂履歴
6.4. システム・マネージャーのシステムへの統合 x
6.4.1. 追加のモジュール制御 6.4.2. FPGA インターフェイス・イネーブル 6.4.3. ECC とパリティー制御 6.4.4. プリローダーのハンドオフ情報 6.4.5. クロック 6.4.6. リセット
6.4.1. 追加のモジュール制御 x
6.4.1.1. DMA コントローラー 6.4.1.2. NAND フラッシュ・コントローラー 6.4.1.3. EMAC 6.4.1.4. USB 2.0 OTG コントローラー 6.4.1.5. USB 3.1 コントローラー 6.4.1.6. NOC レジスター 6.4.1.7. ブートスクラッチ空間 6.4.1.8. I3C コントローラー 6.4.1.9. SD/eMMC コントローラー 6.4.1.10. HPS と FPGA の間の GPIO インターコネクト 6.4.1.11. ウォッチドッグ・タイマー
7. クロック・マネージャー x
7.1. アルテラ® SoC デバイスファミリーにおけるクロック・マネージャーの違い 7.2. クロック・マネージャーのユースケース 7.3. クロック・マネージャーの機能 7.4. クロック・マネージャーのシステムへの統合 7.5. クロック・マネージャーの信号の説明 7.6. クロック・マネージャーの機能の説明 7.7. クロック・マネージャーのプログラミング・モデル 7.8. クロック・マネージャーのアドレスマップとレジスター定義 7.9. クロック・マネージャーのデザイン・ガイドラインとデザイン例
7.2. クロック・マネージャーのユースケース x
7.2.1. A76 コアの消費電力とパフォーマンスのトレードオフ 7.2.2. A55 コアの消費電力とパフォーマンスのトレードオフ 7.2.3. DSU の消費電力とパフォーマンスのトレードオフ 7.2.4. ペリフェラル・クロックの生成 7.2.5. ペリフェラルの消費電力最適化 7.2.6. クロックツリーのクロックソース 7.2.7. ブートクロック 7.2.8. パワーオンリセット 7.2.9. ブートモード 7.2.10. リセットアサート前のクロックの無効化 7.2.11. JTAG を使用しての PLL のコンフィグレーション
7.4. クロック・マネージャーのシステムへの統合 x
7.4.1. トップレベルのクロックグループ 7.4.2. クロック・マネージャーのブロック図
7.5. クロック・マネージャーの信号の説明 x
7.5.1. ハードウェアで管理されるクロック 7.5.2. ソフトウェアで管理されるクロック
7.6. クロック・マネージャーの機能の説明 x
7.6.1. PLL ラッパー 7.6.2. MPU/DSU および APS/CCU クロックグループ 7.6.3. PSS クロックグループ 7.6.4. MPFE クロックグループ 7.6.5. EMAC および XGMAC クロックグループ 7.6.6. USB31 クロックグループ 7.6.7. SD/eMMC、NAND、ソフト PHY/コンボ PHY 7.6.8. H2F ユーザー・クロックグループ 7.6.9. F2H ユーザー・クロックグループ 7.6.10. GPIO デバウンス・クロックグループ 7.6.11. CoreSight クロック 7.6.12. PSI クロックグループ (SDM に提供される)
7.6.3. PSS クロックグループ x
7.6.3.1. USB2OTG クロックグループ
7.6.5. EMAC および XGMAC クロックグループ x
7.6.5.1. EMAC クロック 7.6.5.2. XGMAC クロック
7.7. クロック・マネージャーのプログラミング・モデル x
7.7.1. デフォルトの動作 (640MHz CPU) におけるレジスターのコンフィグレーション例 7.7.2. 消費電力最適化 (1000MHz CPU) におけるレジスターのコンフィグレーション例 7.7.3. パフォーマンス最適化 (1800MHz CPU) におけるレジスターのコンフィグレーション例 7.7.4. 消費電力最適化 (1200MHz CPU) におけるレジスターのコンフィグレーション例 7.7.5. クロックのプログラムに使用するレジスター概要一覧
8. リセット・マネージャー x
8.1. アルテラ® SoC デバイスファミリーにおけるリセット・マネージャーの違い 8.2. リセット・マネージャーのユースケース 8.3. リセット・マネージャーの機能 8.4. リセット・マネージャーのシステムへの統合 8.5. リセット・マネージャーの信号の説明 8.6. リセット・マネージャーの機能の説明 8.7. リセット・マネージャーのプログラミング・モデル 8.8. リセット・マネージャーのアドレスマップとレジスター定義
8.5. リセット・マネージャーの信号の説明 x
8.5.1. HPS のリセットドメイン 8.5.2. HPS リセットドメインと信号のマッピング 8.5.3. HPS リセット優先順位
8.6. リセット・マネージャーの機能の説明 x
8.6.1. システムリセット・ハイレベルフロー 8.6.2. ハードウェア・リセット・シーケンス 8.6.3. ソフトウェア・リセット・シーケンス
8.6.2. ハードウェア・リセット・シーケンス x
8.6.2.1. POR デアサートシーケンス 8.6.2.2. リセット・デアサート・シーケンス 8.6.2.3. HPS アイドルシーケンス 8.6.2.4. リセット・アサート・シーケンス 8.6.2.5. リセット要求デアサート待機シーケンス
8.6.3. ソフトウェア・リセット・シーケンス x
8.6.3.1. 通常の動作 8.6.3.2. コールドリセットおよびウォームリセットのシーケンス 8.6.3.3. デバッグリセット・シーケンス
8.7. リセット・マネージャーのプログラミング・モデル x
8.7.1. H2F ブリッジのリセットシーケンス 8.7.2. LWH2F ブリッジのリセットシーケンス 8.7.3. F2H ブリッジのリセットシーケンス 8.7.4. F2SDRAM ブリッジのリセットシーケンス 8.7.5. HPS_COLD_nRESET ピンの機能
8.7.5. HPS_COLD_nRESET ピンの機能 x
8.7.5.1. FPGA 先行ブート 8.7.5.2. HPS 先行ブート 8.7.5.3. HPS ピンでトリガーされるコールドリセット 8.7.5.4. HPS Mailbox でトリガーされるコールドリセット
9. パワー・マネジメント x
9.1. アルテラ® SoC デバイスファミリーにおけるパワー・マネジメントの違い 9.2. パワー・マネジメントのシステムへの統合 9.3. パワー・マネジメント機能の説明 9.4. パワー・マネジメントのデザイン・ガイドラインとデザイン例
9.3. パワー・マネジメント機能の説明 x
9.3.1. DSU L3 キャッシュのパワー・ゲーティング 9.3.2. CPU コアのパワー・ゲーティング 9.3.3. PSS パーティションのパワー・マネジメント
10. アドレスマップ x
10.1. アドレス空間の概要 10.2. 総アドレス空間 10.3. MPU アドレス空間 10.4. NOC: レベル 3 およびレベル 4 アドレス空間 10.5. FPGA スレーブアドレス空間 10.6. Lightweight FPGA スレーブアドレス空間 10.7. FPGA-to-HPS アドレス空間 10.8. FPGA-to-SDRAM アドレス空間
10.2. 総アドレス空間 x
10.2.1. 全体的なアドレスマップ (グラフィカル形式) 10.2.2. 全体的なアドレスマップ (表形式) 10.2.3. F2H および F2SDRAM の全体的なアドレスマップ
11. ブリッジ x
11.1. アルテラ® SoC デバイスファミリーにおけるブリッジの違い 11.2. ブリッジのユースケース 11.3. ブリッジの機能 11.4. ブリッジのシステムへの統合 11.5. ブリッジの機能の説明 11.6. ブリッジのクロックとリセット 11.7. ブリッジのアドレスマップとレジスター定義 11.8. ブリッジのデザイン・ガイドラインとデザイン例
11.2. ブリッジのユースケース x
11.2.1. FPGA-to-HPS ブリッジ 11.2.2. HPS-to-FPGA 11.2.3. Lightweight HPS-to-FPGA 11.2.4. FPGA-to-SDRAM
11.2.1. FPGA-to-HPS ブリッジ x
11.2.1.1. FPGA-to-HPS の初期化とシャットダウン手順
11.5. ブリッジの機能の説明 x
11.5.1. FPGA-to-HPS ブリッジ 11.5.2. HPS-to-FPGA ブリッジ 11.5.3. Lightweight HPS-to-FPGA ブリッジ 11.5.4. FPGA-to-SDRAM ブリッジ
11.5.4. FPGA-to-SDRAM ブリッジ x
11.5.4.1. トランザクション・バッファー・ユニット・インターフェイス
11.6. ブリッジのクロックとリセット x
11.6.1. FPGA-to-HPS ブリッジのクロックとリセット 11.6.2. HPS-to-FPGA ブリッジのクロックとリセット 11.6.3. Lightweight HPS-to-FPGA ブリッジのクロックとリセット 11.6.4. FPGA-to-SDRAM のクロックとリセット
11.8. ブリッジのデザイン・ガイドラインとデザイン例 x
11.8.1. インターフェイス・デザインに推奨される開始点 11.8.2. ブリッジのコンフィグレーションおよび使用方法に関する情報 11.8.3. ブリッジのトランザクション例
11.8.3. ブリッジのトランザクション例 x
11.8.3.1. FPGA-to-SDRAM ダイレクト (キャッシュ割り当てなし) 11.8.3.2. FPGA-to-HPS CCU からメモリー (キャッシュ割り当てなし) 11.8.3.3. FPGA-to-HPS CCU からメモリー (キャッシュ割り当てあり) 11.8.3.4. FPGA-to-HPS CCU からペリフェラル (Device Non-Bufferable) 11.8.3.5. FPGA-to-HPS トランザクション例の概要一覧
12. インターフェイス x
12.1. HPS Mailbox 12.2. MPFE および MPFE-lite 12.3. FPGA ファブリックを経由する EMAC GMII
12.1. HPS Mailbox x
12.1.1. アルテラ® SoC デバイスファミリーにおける HPS Mailbox の違い 12.1.2. HPS Mailbox の機能 12.1.3. HPS Mailbox サービスへのアクセス 12.1.4. HPS Mailbox のシステムへの統合 12.1.5. HPS Mailbox のアドレスマップとレジスター定義
12.2. MPFE および MPFE-lite x
12.2.1. MPFE および MPFE-lite の用語 12.2.2. アルテラ® SoC ファミリーにおける MPFE および MPFE-lite の違い 12.2.3. MPFE および MPFE-lite のユースケース 12.2.4. MPFE および MPFE-lite の機能 12.2.5. MPFE および MPFE-lite のシステムへの統合 12.2.6. MPFE および MPFE-lite の機能の説明 12.2.7. MPFE および MPFE-lite のアドレスマップとレジスター定義
12.2.3. MPFE および MPFE-lite のユースケース x
12.2.3.1. ファブリック・バイパス 12.2.3.2. 1 つの 16 ビット SDRAM チャネル 12.2.3.3. 1 つの 32 ビット SDRAM チャネル 12.2.3.4. 2 つの 16 ビット SDRAM チャネル、単一の IOBank 使用 12.2.3.5. 2 つの 16 ビットまたは 2 つの 32 ビット SDRAM チャネル、2 つの IOBank 使用 12.2.3.6. 4 つの 16 ビット SDRAM チャネル、2つの IOBank 使用 12.2.3.7. 最大 512GB のメモリーのサポート 12.2.3.8. DDR4/5 でのサイドバンド ECC サポート 12.2.3.9. LPDDR4/5 でのインバンド ECC サポート
12.2.5. MPFE および MPFE-lite のシステムへの統合 x
12.2.5.1. ブロック図 (ハイレベル) 12.2.5.2. IOBank 概要
12.2.6. MPFE および MPFE-lite の機能の説明 x
12.2.6.1. ブロック図 12.2.6.2. インターフェイス 12.2.6.3. AxUSER ビットの接続 12.2.6.4. ファブリック・バイパス 12.2.6.5. FPGA-to-SDRAM ブリッジ 12.2.6.6. FPGA-to-HPS ブリッジ 12.2.6.7. MPFE NoC 12.2.6.8. MPFE-lite / MPFE-lite NoC 12.2.6.9. アドレス・ギャップ・グルーロジック 12.2.6.10. リセット回路 12.2.6.11. クロック回路 12.2.6.12. SDRAM コンテンツの保持
12.3. FPGA ファブリックを経由する EMAC GMII x
12.3.1. GMII から RGMII (FPGA HVIO 経由、RGMII アダプター使用) 12.3.2. GMII から SGMII+ (FPGA IO 経由、マルチレート・イーサネット PHY アダプター使用)
12.3.1. GMII から RGMII (FPGA HVIO 経由、RGMII アダプター使用) x
12.3.1.1. ユースケース 12.3.1.2. システムへの統合 12.3.1.3. アーキテクチャー 12.3.1.4. プログラミング・モデル 12.3.1.5. RGMII デザイン・ガイドライン
12.3.1.3. アーキテクチャー x
12.3.1.3.1. HPS GMII to RGMII Adapter Intel® FPGA IP 12.3.1.3.2. MDIO 管理インターフェイス 12.3.1.3.3. タイムスタンプ・インターフェイス 12.3.1.3.4. RGMII HVIO ピンの割り当て
12.3.1.5. RGMII デザイン・ガイドライン x
12.3.1.5.1. FPGA のプログラム可能な IOE 遅延機能の活用 12.3.1.5.2. 外部 PHY RGMII 内部遅延 (RGMII-ID) のコンフィグレーション 12.3.1.5.3. ボードトレース遅延の導入
13. システム・インターコネクトとファイアウォール x
13.1. アルテラ® SoC デバイスファミリーにおけるシステム・インターコネクトとファイアウォールの違い 13.2. システム・インターコネクトとファイアウォールの機能 13.3. システム・インターコネクトとファイアウォールのシステムへの統合 13.4. システム・インターコネクトとファイアウォールの機能の説明 13.5. システム・インターコネクトとファイアウォールのアドレスマップとレジスター定義
13.4. システム・インターコネクトとファイアウォールの機能の説明 x
13.4.1. イニシエーターとターゲットの接続 13.4.2. ファイアウォールとセキュリティー 13.4.3. トランザクション特権 13.4.4. 調停と QoS (Quality of Service) 13.4.5. 観測ネットワーク 13.4.6. システム・インターコネクトのクロック 13.4.7. システム・インターコネクトのリセット
13.4.2. ファイアウォールとセキュリティー x
13.4.2.1. イニシエーターのファイアウォールとセキュリティー 13.4.2.2. ターゲットのファイアウォールとセキュリティー 13.4.2.3. F2H ブリッジのファイアウォール 13.4.2.4. MPFE ファイアウォール 13.4.2.5. その他のファイアウォール
13.4.2.4. MPFE ファイアウォール x
13.4.2.4.1. CCU と DDR 間のファイアウォール (MPU ファイアウォールと F2H ファイアウォール) 13.4.2.4.2. イニシエーターと CSR の間のファイアウォール 13.4.2.4.3. F2SDRAM ファイアウォール 13.4.2.4.4. MPFE ファイアウォール例
13.4.4. 調停と QoS (Quality of Service) x
13.4.4.1. 優先レベル 13.4.4.2. Urgency 信号と Pressure 信号 13.4.4.3. NoC にわたる QOS の受け渡し 13.4.4.4. QoS ジェネレーター 13.4.4.5. Quality of Service ロジックのコンフィグレーション 13.4.4.6. QoS Limiter モードのプログラム 13.4.4.7. QoS Regulator モードのプログラム 13.4.4.8. QoS Fixed モードのプログラム 13.4.4.9. 帯域幅と飽和 13.4.4.10. QoS のプログラミング例
13.4.4.10. QoS のプログラミング例 x
13.4.4.10.1. 例: 1 つのイニシエーターを常に優先する場合 13.4.4.10.2. 例: 特定のスループット要件に合わせて調整する場合
13.4.5. 観測ネットワーク x
13.4.5.1. インターコネクト・プローブ・ジェネレーター 13.4.5.2. パケットのトレース、プロファイル、統計、アラーム、エラーログ
14. ECC (エラー検出訂正) コントローラー x
14.1. アルテラ® SoC デバイスファミリーにおける ECC の違い 14.2. ECC コントローラーのユースケース 14.3. ECC コントローラーの機能 14.4. ECC 対応メモリー 14.5. ECC コントローラーのシステムへの統合 14.6. ECC コントローラーの機能の説明 14.7. ECC コントローラーのアドレスマップとレジスター定義
14.6. ECC コントローラーの機能の説明 x
14.6.1. ECC の構造 14.6.2. メモリーデータの初期化 14.6.3. 間接的なメモリーアクセス 14.6.4. エラーの検出と訂正アルゴリズム 14.6.5. エラーのログ 14.6.6. ECC コントローラーの割り込み 14.6.7. ECC コントローラーの初期化とコンフィグレーション 14.6.8. ECC コントローラーのクロック 14.6.9. ECC コントローラーのリセット
14.6.1. ECC の構造 x
14.6.1.1. RAM および ECC メモリーの構成例
14.6.3. 間接的なメモリーアクセス x
14.6.3.1. ウォッチドッグ・タイマー 14.6.3.2. データの訂正 14.6.3.3. エラーの挿入 14.6.3.4. メモリーのテスト
14.6.3.4. メモリーのテスト x
14.6.3.4.1. レジスター・インターフェイスのテスト
14.6.3.4.1. レジスター・インターフェイスのテスト x
14.6.3.4.1.1. ワードで書き込み可能なメモリーに向けたシングルビット・エラーのテスト 14.6.3.4.1.2. ダブルビット・エラーのテスト
14.6.5. エラーのログ x
14.6.5.1. 最新のエラーアドレスのレジスター 14.6.5.2. シングルビット・エラーの発生 14.6.5.3. シングルビット・エラーのルックアップ・テーブル
14.6.6. ECC コントローラーの割り込み x
14.6.6.1. シングルビット・エラー割り込み 14.6.6.2. ダブルビット・エラー割り込み 14.6.6.3. 割り込みのテスト
14.6.6.1. シングルビット・エラー割り込み x
14.6.6.1.1. すべてのシングルビット・エラーでの割り込み 14.6.6.1.2. LUT オーバーフロー割り込み 14.6.6.1.3. カウンター一致割り込み
15. CoreSight のデバッグおよびトレース x
15.1. アルテラ® SoC デバイスファミリーにおける CoreSight* デバッグおよびトレースの違い 15.2. CoreSight デバッグとトレースのユースケース 15.3. CoreSight のデバッグとトレースの機能 15.4. CoreSight* のデバッグおよびトレースのシステムへの統合 15.5. CoreSight のデバッグおよびトレースの機能の説明 15.6. CoreSight のデバッグおよびトレースのプログラミング・モデル 15.7. CoreSight* のデバッグおよびトレースのアドレスマップとレジスター定義
15.2. CoreSight デバッグとトレースのユースケース x
15.2.1. CPU 静的デバッグ 15.2.2. エンベデッド・トレース・マクロセルを使用する CPU トレース
15.3. CoreSight のデバッグとトレースの機能 x
15.3.1. デバッグ 15.3.2. トレース
15.3.1. デバッグ x
15.3.1.1. CPU パフォーマンス・イベント 15.3.1.2. クロストリガー 15.3.1.3. ファブリックへの Coresight APB
15.3.2. トレース x
15.3.2.1. システム・トレース・マクロセル 15.3.2.2. NoC トレース 15.3.2.3. ファブリックの Coresight トレース
15.3.2.3. ファブリックの Coresight トレース x
15.3.2.3.1. CoreSight トレース・ネットワークを使用するファブリックのトレース 15.3.2.3.2. ATB SYNCREQ を使用してのタイムスタンプの相関 15.3.2.3.3. STM HWEVENT を使用してのタイムスタンプの相関
15.5. CoreSight のデバッグおよびトレースの機能の説明 x
15.5.1. デバッグ APB 15.5.2. トレース・サブシステム 15.5.3. クロストリガー 15.5.4. タイムスタンプ 15.5.5. エンベデッド・クロストリガー・システム 15.5.6. HPS のデバッグ APB インターフェイス 15.5.7. FPGA インターフェイス 15.5.8. 割り込み
15.5.1. デバッグ APB x
15.5.1.1. ROM テーブルとトポロジー検出 15.5.1.2. DAP SWJ-DP JTAG I/O の接続 15.5.1.3. DAP SWJ-DP デバッグ・クロックイネーブル要求 15.5.1.4. デバッグリセット 15.5.1.5. DAP SWJ-DP ターゲット ID 15.5.1.6. デイジーチェーン・モードでの SDM への DAP TDO 出力
15.5.1.4. デバッグリセット x
15.5.1.4.1. リセット・マネージャー CSR 経由のデバッグリセット要求 15.5.1.4.2. DAP SWJ-DP 経由のデバッグリセット要求 15.5.1.4.3. デバッグリセットの制限
15.5.2. トレース・サブシステム x
15.5.2.1. エンベデッド・トレース・マクロセル (ETM) 15.5.2.2. システム・トレース・マクロセル (STM) 15.5.2.3. PSS NOC および MPFE NOC 15.5.2.4. AMBA* トレースバス (ATB) 15.5.2.5. トレース​・ポート・インターフェイス・ユニット (TPIU) 15.5.2.6. エンベデッド・トレース FIFO (ETF) 15.5.2.7. エンベデッド・トレース・ルーター (ETR) 15.5.2.8. ATB ID 15.5.2.9. NOC トレースの可観測性 15.5.2.10. STM HWEVENT の接続
15.5.2.9. NOC トレースの可観測性 x
15.5.2.9.1. エラープローブ 15.5.2.9.2. パケットプローブ 15.5.2.9.3. トランザクション・プローブ
15.5.3. クロストリガー x
15.5.3.1. CTI-GT 15.5.3.2. CTI-NOC 15.5.3.3. CTI-5 15.5.3.4. CTI-FPGA 15.5.3.5. CTI-MPU
15.5.4. タイムスタンプ x
15.5.4.1. タイムスタンプ補間器
15.5.5. エンベデッド・クロストリガー・システム x
15.5.5.1. クロストリガー・インターフェイス 15.5.5.2. クロストリガー・マトリクス
15.5.7. FPGA インターフェイス x
15.5.7.1. DAP 15.5.7.2. システム・トレース・マクロセル (STM) 15.5.7.3. CTI-FPGA 15.5.7.4. トレース・​ポート・インターフェイス・ユニット (TPIU) 15.5.7.5. CoreSight* デバッグおよびトレースのクロック 15.5.7.6. CoreSight* デバッグおよびトレースのリセット
15.6. CoreSight のデバッグおよびトレースのプログラミング・モデル x
15.6.1. CoreSight コンポーネントのアドレス 15.6.2. デバッグシステム外部への CTI トリガー接続 15.6.3. エンベデッド・クロストリガー接続のコンフィグレーション
15.6.2. デバッグシステム外部への CTI トリガー接続 x
15.6.2.1. CTI 15.6.2.2. FPGA-CTI 15.6.2.3. L3-CTI
15.6.3. エンベデッド・クロストリガー接続のコンフィグレーション x
15.6.3.1. トリガー入力 0 のコンフィグレーション 15.6.3.2. TPIU へのトレースデータのフラッシュのトリガー 15.6.3.3. STM メッセージのトリガー 15.6.3.4. CPU 1 でのブレークポイントのトリガー
A. 付録 x
A.1. ブートとコンフィグレーション A.2. HPS における SDM QSPI コントローラーの使用 A.3. セキュリティー A.4. FPGA ロジックに対する HPS 動作ステータスの通知
A.1. ブートとコンフィグレーション x
A.1.1. ブートとコンフィグレーションの機能 A.1.2. ブートとコンフィグレーションにおける FPGA Configuration First モードの概要 A.1.3. ブートとコンフィグレーションにおける HPS Boot First モードの概要 A.1.4. ブートとコンフィグレーションにおける外部コンフィグレーションとリセットイベントに対するデバイスの応答
A.2. HPS における SDM QSPI コントローラーの使用 x
A.2.1. アルテラ® SoC デバイスファミリーにおける HPS で使用する SDM QSPI コントローラーの違い A.2.2. HPS で SDM QSPI コントローラーを使用する場合のユースケース A.2.3. HPS で使用する場合の SDM QSPI コントローラーの機能 A.2.4. HPS で SDM QSPI コントローラーを使用する場合のシステムへの統合 A.2.5. HPS で SDM QSPI コントローラーを使用する場合の信号の説明 A.2.6. HPS で SDM QSPI コントローラーを使用する場合の機能の説明 A.2.7. HPS で SDM QSPI コントローラーを使用する場合のプログラミング・モデル A.2.8. HPS で SDM QSPI コントローラーを使用する場合のアドレスマップとレジスター定義 A.2.9. HPS で SDM QSPI コントローラーを使用する場合のデザイン・ガイドラインとデザイン例
A.2.2. HPS で SDM QSPI コントローラーを使用する場合のユースケース x
A.2.2.1. SDM/HPS 所有の Quad SPI コントローラーで利用可能な機能
A.2.6. HPS で SDM QSPI コントローラーを使用する場合の機能の説明 x
A.2.6.1. データ・ターゲット・インターフェイス A.2.6.2. レジスター・ターゲット・インターフェイス A.2.6.3. ローカル・メモリーバッファー A.2.6.4. ダイレクトまたは間接アクセス・コントローラーと STIG 間の調停 A.2.6.5. フラッシュデバイスのコンフィグレーション A.2.6.6. 書き込み保護 A.2.6.7. データ・ターゲットへのシーケンシャル・アクセスの検出 A.2.6.8. クロック A.2.6.9. リセット A.2.6.10. 割り込み
A.2.6.1. データ・ターゲット・インターフェイス x
A.2.6.1.1. ダイレクト・アクセスモード A.2.6.1.2. 間接アクセスモード
A.2.6.1.1. ダイレクト・アクセスモード x
A.2.6.1.1.1. データ・ターゲットの再マッピング例 A.2.6.1.1.2. AHB
A.2.6.1.2. 間接アクセスモード x
A.2.6.1.2.1. 間接読み出し動作 A.2.6.1.2.2. 間接書き込み動作 A.2.6.1.2.3. 連続する読み出しおよび書き込み
A.2.6.2. レジスター・ターゲット・インターフェイス x
A.2.6.2.1. STIG の動作
A.2.7. HPS で SDM QSPI コントローラーを使用する場合のプログラミング・モデル x
A.2.7.1. QSPI フラッシュ・コントローラーのセットアップ A.2.7.2. 間接読み出し動作 A.2.7.3. 間接書き込み動作
A.2.9. HPS で SDM QSPI コントローラーを使用する場合のデザイン・ガイドラインとデザイン例 x
A.2.9.1. Quad SPI コントローラーの所有権と制御 A.2.9.2. FPGA コンフィグレーションと HPS 大容量ストレージに対する単一フラッシュの使用 A.2.9.3. SDM QSPI のピンの機能と接続
A.3. セキュリティー x
A.3.1. アルテラ® SoC デバイスファミリーにおけるセキュリティーの違い A.3.2. ARM セキュリティー ISA A.3.3. セキュア・デバイス・マネージャー A.3.4. コンフィグレーション・ビットストリーム A.3.5. HPS セキュアブート A.3.6. HPS のデバッグ A.3.7. 利用可能なセキュリティー関連ドキュメント
A.4. FPGA ロジックに対する HPS 動作ステータスの通知 x
A.4.1. 概要 A.4.2. ソフトウェアの要件 A.4.3. 信号動作のイベントを示す図 A.4.4. SDM によってゲーティングされる信号
A.4.1. 概要 x
A.4.1.1. SDM によってゲーティングされる信号 A.4.1.2. HPS イベント A.4.1.3. FPGA イベント
A.4.2. ソフトウェアの要件 x
A.4.2.1. FPGA Boot First モード A.4.2.2. HPS Boot First モード
A.4.3. 信号動作のイベントを示す図 x
A.4.3.1. FPGA ユーザーモードへの移行 A.4.3.2. HPS ウォームリセット・イベント A.4.3.3. HPS コールドリセット・イベント A.4.3.4. ウォッチドッグによる HPS ウォームリセット・イベント A.4.3.5. ウォッチドッグによる HPS コールドリセット・イベント
1. Agilex™ 5ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. マイクロプロセッサー・ユニット (MPU)
4. アプリケーション・プロセッサー・サブシステム
5. ペリフェラル・サブシステム
6. システム・マネージャー
7. クロック・マネージャー
8. リセット・マネージャー
9. パワー・マネジメント
10. アドレスマップ
11. ブリッジ
12. インターフェイス
13. システム・インターコネクトとファイアウォール
14. ECC (エラー検出訂正) コントローラー
15. CoreSight のデバッグおよびトレース
16. HPS のレジスターマップ
A. 付録

5.9.7.2.3. マスターの送信とマスターの受信

I2C コントローラーは、読み出しと書き込みの動的な切り替えをサポートします。データを送信するには、書き込むデータを I2C Rx/Tx Data Buffer and Command Register (IC_DATA_CMD) の下位バイトに書き込みます。I2C の書き込み動作の場合、CMD ビット [8] に 0 を書き込む必要があります。続いて、IC_DATA_CMD レジスターの下位バイトに「Don't Care」を書き込むことで、読み出しコマンドを発行することができます。CMD ビットには 1 を書き込む必要があります。

レベル 2 の表題