F-タイルのトリプル・スピード・イーサネット Intel® FPGA IPユーザーガイド

ID 741328
日付 6/26/2023
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ドキュメント目次

1. F タイル トリプルスピード イーサネット インテル FPGA IPユーザーガイドについて

更新対象:
インテル® Quartus® Prime デザインスイート 23.2
IPバージョン 22.0.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。
このユーザーガイドは、機能、アーキテクチャーの説明、インスタンス化する手順、および Intel Agilex® 7 (F-Tile) デバイスを使用して Triple-Speed Ethernet Intel® FPGA IPをデザインするためのイドラインを提供します。

対象とする読者

このドキュメントの対象は次のとおりです。

  • システムレベルのデザイン・プランニング・フェーズでIPを選択するデザイン・アーキテクト
  • IPをシステムレベルのデザインに統合する際のハードウェアデザイン者
  • システムレベルのシミュレーションおよびハードウェア検証フェーズ中の検証エンジニア

関連資料

次の表に、Triple-Speed Ethernetプロトコルに関連するその他の参考資料を示します。
表 1.  関連文書
参照 説明
トリプルスピード イーサネット インテル FPGA IP リリースノート に対して行われた変更をリストします。 Triple-Speed Ethernet Intel® FPGA IP 特定のリリースでは。

頭字語と用語集

表 2.  頭字語リスト
頭字語 拡張
AXI ARM 社の高度な拡張可能なインターフェイス
CDR クロック・データ・リカバリー(CDR)
CRC 巡回冗長コード
CSR コントロール・レジスターおよびステータス・レジスター
FPGA フィールド・プログラマブル・ゲート・アレイ
GMII Gigabit Media Independent Interface=ギガビット・メディア独立インターフェイス
MAC Media Access Control=メディア・アクセス・コントロール
MDIO 管理データ入力
MII Media Independent Interface (メディア独立インターフェイス)
PCS フィジカル・コーディング・サブレイヤ
PHY 物理層
PLLPLL PLL
PMA Physical Medium Attachment
RGMII 10 Gigabit Media Independent Interface (10ギガビットのメディア独立インターフェイス)
TBI 10ビット・インターフェイス