F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド

ダウンロード PDF
ID 711009
日付 4/03/2023
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP コアについて 2. インターフェイスの概要 3. パラメーター 4. IP コアを使用しての設計 5. ブロックの説明 6. コンフィグレーション・レジスター 7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ 8. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド改訂履歴
1. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP コアについて x
1.1. 機能 1.2. デザインの考慮事項 1.3. デバイスファミリーのサポート 1.4. リソース使用率 1.5. リリース情報
2. インターフェイスの概要 x
2.1. クロック信号 2.2. リセット 2.3. Avalon® Memory-Mapped インターフェイス 2.4. コントロールおよびステータス・インターフェイス
4. IP コアを使用しての設計 x
4.1. ダイナミック・リコンフィグレーション・デザインとコンフィグレーション・プロファイルの生成 4.2. ダイナミック・リコンフィグレーションの QSF 設定 4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション 4.4. ダイナミック・リコンフィグレーションの規則 4.5. ハードウェアの状態とコンフィグレーション・プロファイル 4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー 4.7. Tile Assignment Editor の使用 4.8. ダイナミック・リコンフィグレーション・グループの配置の視覚化 4.9. IP_COLOCATE 階層の割り当て 4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション 4.11. 例: ダイナミック・リコンフィグレーションのプログラミング・シーケンス 4.12. ダイナミック・リコンフィグレーション・エラーの回復処理 4.13. プロファイル番号の決定 4.14. マスター・クロック・チャネル 4.15. IP_RECONFIG_GROUP_PARENT QSF 割り当ての使用
4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー x
4.6.1. Nios® データ・メモリー・サイズの選択
4.7. Tile Assignment Editor の使用 x
4.7.1. .qsf 割り当ての作成 4.7.2. IP_Colocate QSF 割り当ての生成
4.14. マスター・クロック・チャネル x
4.14.1. マスター・クロック・チャネルの選択 4.14.2. マスター・クロック・チャネル選択の自動化
5. ブロックの説明 x
5.1. クロック 5.2. リセット 5.3. フラクチャー化を実現するスタックのクロック
6. コンフィグレーション・レジスター x
6.1. Dynamic Reconfiguration New Trigger 6.2. Dynamic Reconfiguration Next Profile 0 6.3. Dynamic Reconfiguration Next Profile 1 6.4. Dynamic Reconfiguration Next Profile 2 6.5. Dynamic Reconfiguration Next Profile 3 6.6. Dynamic Reconfiguration Next Profile 4 6.7. Dynamic Reconfiguration Next Profile 5 6.8. Dynamic Reconfiguration Next Profile 6 6.9. Dynamic Reconfiguration Next Profile 7 6.10. Dynamic Reconfiguration Next Profile 8 6.11. Dynamic Reconfiguration Next Profile 9 6.12. Dynamic Reconfiguration Next Profile 10 6.13. Dynamic Reconfiguration Next Profile 11 6.14. Dynamic Reconfiguration Next Profile 12 6.15. Dynamic Reconfiguration Next Profile 13 6.16. Dynamic Reconfiguration Next Profile 14 6.17. Dynamic Reconfiguration Next Profile 15 6.18. Dynamic Reconfiguration Next Profile 16 6.19. Dynamic Reconfiguration Next Profile 17 6.20. Dynamic Reconfiguration Next Profile 18 6.21. Dynamic Reconfiguration Next Profile 19 6.22. Dynamic Reconfiguration Avalon MM Timeout 6.23. Dynamic Reconfiguration TX Channel Reconfiguration 6.24. Dynamic Reconfiguration RX Channel Reconfiguration 6.25. Dynamic Reconfiguration TX Channel in Reset Acknowledgment 6.26. Dynamic Reconfiguration TX Channel out of Reset 6.27. Dynamic Reconfiguration TX Channel Reset Control Init Status 6.28. Dynamic Reconfiguration TX Channel Source Alarm 6.29. Dynamic Reconfiguration RX Channel in Reset Acknowledgment 6.30. Dynamic Reconfiguration RX Channel out of Reset 6.31. Dynamic Reconfiguration RX Channel Reset Control Init Status 6.32. Dynamic Reconfiguration RX Channel Source Alarm 6.33. Dynamic Reconfiguration Local Error Status
1. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP コアについて
2. インターフェイスの概要
3. パラメーター
4. IP コアを使用しての設計
5. ブロックの説明
6. コンフィグレーション・レジスター
7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ
8. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド改訂履歴

4.14. マスター・クロック・チャネル

F タイルのダイナミック・リコンフィグレーションでは、IP が System PLL Clocking モードになっている必要があります。ダイナミック・リコンフィグレーション・グループ内のすべてのダイナミック・リコンフィグレーション・プロファイルで、同じシステム PLL クロック周波数値を使用する必要があります。

System PLL Clocking モードで動作している際に、F タイルの IP は、F タイルから pld_pcs_tx_clk_out1_dcm (双方向および TX 単方向) または pld_pcs_rx_clk_out1_dcm (RX 単方向) を介してデータパスクロックを供給するように標準化されます。ソフト IP データパスには、 System PLL DIV2 クロックが供給されることが想定されています。

ダイナミック・リコンフィグレーションでは、 インテル® Quartus Support Logic Generation により、選択されているマスター・クロック・チャネルを接続してソフト IP データパスにクロックを提供し、それを F タイルに供給します。マスター・クロック・チャネルは、安定するように選択します。そうでない場合は、ダイナミック・リコンフィグレーション時にプロトコル IP の動作が中断される可能性があります。

マスター・クロック・チャネルは、QSF 割り当てを介して指定することができます。マルチレート IP はそれぞれの .qip ファイルでマスター・クロック・チャネルを指定します。.qip ファイルのこの設定は、QSF 割り当てを使用してオーバーライドすることができます。マスター・クロック・チャネルが QSF 割り当てまたは .qip 内の設定のいずれかで指定されていない場合、Quartus Support Logic Generation では、対応する System PLL DIV2 ポートからマスタークロックを自動的に供給します。

マスター・クロック・チャネルの選択に使用される .qsf 割り当ては次のとおりです。

set_instance_assignment -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL -to <bb_instance_hpath> <clock-port-name>

次のクロックポート名を使用することができます。
  • 双方向および TX 単方向モードの場合: PLD_PCS_TX_CLK_OUT1_DCM
  • RX 単方向モードの場合: PLD_PCS_RX_CLK_OUT1_DCM
デザインでマルチレート IP のいずれかを使用する場合、各マルチレート .qip ファイルにはマスター・クロック・チャネル・グループの割り当てが含まれています。次に、各マルチレート IP における例を示します。
  • CPRI PHY Multirate IP:
    • set_instance_assignment -entity test_cpri_mr_cpriphy_mr_f_310_alqii3y -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL PLD_PCS_TX_CLK_OUT1_DCM -to profile_0|cpriphy_ftile_0|cpriphy_f_bb_inst|hip_bb|bb_m_hdpldadapt_tx_inst0
  • Ethernet Multirate IP:
    • set_instance_assignment -entity test_ethernet_mr_eth_f_dr_500_sfnvzqy -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL PLD_PCS_TX_CLK_OUT1_DCM -to U_base_profile|eth_f_0|hip_inst|per_aib[0].x_bb_m_hdpldadapt_tx
  • Direct PHY Multirate IP:
    • set_instance_assignment -entity test_dphy_mr_directphy_f_dr_202_sok7rvy -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL PLD_PCS_TX_CLK_OUT1_DCM -to U_base_profile|directphy_f_0| dphy_hip_inst| persystem[0].perxcvr[0].peraib[0].tx_aib.x_bb_m_hdpldadapt_ tx

ダイナミック・リコンフィグレーションに向けて、マルチレート .QIP でマスター・クロック・チャネルは PLD_PCS_TX_CLK_OUT1_DCM クロックソースを選択しています。つまり、System PLL DIV2 クロックは、pld_pcs_tx_clkout1_dcm からのみ提供することができます (RX 単方向モードを除く)。

次のようなシナリオでは、場合によっては QSF を介してデザインレベルでマスター・クロック・チャネルを手動で指定する必要があります。
  1. デザインで複数のマルチレート IP を同じダイナミック・リコンフィグレーション・グループで使用する場合
    1. 例えば、Ethernet Multirate IP と CPRI PHY Multirate IP が同じ DR グループにある場合は、一方の IP をマスタークロックの供給元とし、もう一方の IP のマスタークロックを無効にする必要があります。
    2. 次の例は、Ethernet Multirate IP からのマスタークロックを有効にし、CPRI PHY Multirate IP からのマスタークロックの選択を無効にする方法を示しています。
      • set_instance_assignment -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL OFF -to cpri_ed_inst -entity eth_cpriphy_f_hw
      • set_instance_assignment -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL PLD_PCS_TX_CLK_OUT1_DCM -to eth_ed_inst|hw_ip_top|dut|eth_f_dr_0|U_base_profile|eth_f_0|hip_inst|per_aib[0].x_bb_m_hdpldadapt_tx -entity eth_cpriphy_f_hw
  2. シングルレート IP のみを使用する DR デザインの場合
    1. マルチレート IP とは異なり、シングルレート IP の .qip ファイルには、マスター・クロック・チャネルの割り当ては事前に設定されていません。
    2. マスター・クロック・チャネル・ソースの割り当ては、デザインレベルの QSF ファイルで手動で定義する必要があります。これを行わない場合、Quartus Tile Logic Generation (QTLG) では、対応する System PLL DIV2 ポートからマスタークロックを自動的に提供します。
  3. ダイナミック・リコンフィグレーション・デザインのマスタークロックがダイナミック・リコンフィグレーション・グループ外部から供給される場合
    1. マスター・クロック・ソースを適切に選択する必要があります (一定のクロックで、周波数は System PLL Div2 とし、DR グループで使用しているものと同じシステム PLL から派生している必要があります)。一般的な例では、ダイナミック・リコンフィグレーションを行わない別の IP をクロックのソースとし、ダイナミック・リコンフィグレーション・グループに一定のクロックを提供します。これを行うには、マスター・クロック・ソースをデザインの QSF ファイルで手動で割り当てます。

    例えば、デザインに 2 つの Direct PHY Multirate IP インスタンスが含まれており、それぞれの独自のマスタークロックが「ダミー」Direct PHY Multirate IP から供給されているとします。

    QSF の設定は次のとおりです。
    • set_global_assignment -name IP_RECONFIG_GROUP_TYPE "TEST_GROUP:INCLUSIVE:CLK_MASTER" -entity devkit_demo
    • set_global_assignment -name IP_RECONFIG_GROUP_PARENT "TEST_GROUP:GENENERATE_TRANSCEIVER_BLOCK[0].INSTX|GENERATE_PHY_DIRECT[0].MRIP_INST|DIRECTPHY_F_DR_0/RG_A_E” -entity devkit_demo
    • set_global_assignment -name IP_RECONFIG_GROUP_PARENT "TEST_GROUP:GENENERATE_TRANSCEIVER_BLOCK[0].INSTX|GENERATE_PHY_DIRECT[1].MRIP_INST|DIRECTPHY_F_DR_0/RG_A_E” -entity devkit_demo
    • set_instance_assignment -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL “PLD_PCS_TX_CLK_OUT1_DCM:TEST_GROUP” -to dummy_tx_inst:directphy_f_0|dphy_hip_inst|persystem[0].perxcvr[0].peraib[0].tx_aib.x_bb_m_hdpldadapt_tx
  4. PTP 対応の Ethernet Multirate IP バリアントの場合
    1. デフォルトでは、Ethernet Multirate IP の QIP 設定はマスター・クロック・ソースを bb_m_hdpldadapt_tx に割り当てます。
      • set_instance_assignment -entity ex_25G_mr_eth_f_dr_500_sfnvzqy -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL PLD_PCS_TX_CLK_OUT1_DCM -to U_base_profile|eth_f_0|hip_inst|per_aib[0].x_bb_m_hdpldadapt_tx
    2. PTP 対応バリアントでは、次のように、マスター・クロック・チャネルのソースを PTP AIB チャネル 7 に変更します。
      • set_instance_assignment -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL OFF -to IP_INST[0].hw_ip_top|dut|eth_f_dr_0 -entity eth_f_hw
      • set_instance_assignment -entity test_ethernet_mr_eth_f_dr_500_sfnvzqy -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL “PLD_PCS_TX_CLK_OUT1_DCM:IP_INST[0].HW_IP_TOP|DUT|ETH_F_DR_0/RG_A” -to ptp_adpt_f|hip_inst|x_bb_m_hdpldadapt_tx_ch7 -entity eth_f_hw

セクションの内容
マスター・クロック・チャネルの選択
マスター・クロック・チャネル選択の自動化

レベル 2 の表題