F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド

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ID 711009
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP コアについて 2. インターフェイスの概要 3. パラメーター 4. IP コアを使用しての設計 5. ブロックの説明 6. コンフィグレーション・レジスター 7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ 8. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド改訂履歴
1. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP コアについて x
1.1. 機能 1.2. デザインの考慮事項 1.3. デバイスファミリーのサポート 1.4. リソース使用率 1.5. リリース情報
2. インターフェイスの概要 x
2.1. クロック信号 2.2. リセット 2.3. Avalon® Memory-Mapped インターフェイス 2.4. コントロールおよびステータス・インターフェイス
4. IP コアを使用しての設計 x
4.1. ダイナミック・リコンフィグレーション・デザインとコンフィグレーション・プロファイルの生成 4.2. ダイナミック・リコンフィグレーションの QSF 設定 4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション 4.4. ダイナミック・リコンフィグレーションの規則 4.5. ハードウェアの状態とコンフィグレーション・プロファイル 4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー 4.7. Tile Assignment Editor の使用 4.8. ダイナミック・リコンフィグレーション・グループの配置の視覚化 4.9. IP_COLOCATE 階層の割り当て 4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション 4.11. 例: ダイナミック・リコンフィグレーションのプログラミング・シーケンス 4.12. ダイナミック・リコンフィグレーション・エラーの回復処理 4.13. プロファイル番号の決定 4.14. マスター・クロック・チャネル 4.15. IP_RECONFIG_GROUP_PARENT QSF 割り当ての使用
4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー x
4.6.1. Nios® データ・メモリー・サイズの選択
4.7. Tile Assignment Editor の使用 x
4.7.1. .qsf 割り当ての作成 4.7.2. IP_Colocate QSF 割り当ての生成
4.14. マスター・クロック・チャネル x
4.14.1. マスター・クロック・チャネルの選択 4.14.2. マスター・クロック・チャネル選択の自動化
5. ブロックの説明 x
5.1. クロック 5.2. リセット 5.3. フラクチャー化を実現するスタックのクロック
6. コンフィグレーション・レジスター x
6.1. Dynamic Reconfiguration New Trigger 6.2. Dynamic Reconfiguration Next Profile 0 6.3. Dynamic Reconfiguration Next Profile 1 6.4. Dynamic Reconfiguration Next Profile 2 6.5. Dynamic Reconfiguration Next Profile 3 6.6. Dynamic Reconfiguration Next Profile 4 6.7. Dynamic Reconfiguration Next Profile 5 6.8. Dynamic Reconfiguration Next Profile 6 6.9. Dynamic Reconfiguration Next Profile 7 6.10. Dynamic Reconfiguration Next Profile 8 6.11. Dynamic Reconfiguration Next Profile 9 6.12. Dynamic Reconfiguration Next Profile 10 6.13. Dynamic Reconfiguration Next Profile 11 6.14. Dynamic Reconfiguration Next Profile 12 6.15. Dynamic Reconfiguration Next Profile 13 6.16. Dynamic Reconfiguration Next Profile 14 6.17. Dynamic Reconfiguration Next Profile 15 6.18. Dynamic Reconfiguration Next Profile 16 6.19. Dynamic Reconfiguration Next Profile 17 6.20. Dynamic Reconfiguration Next Profile 18 6.21. Dynamic Reconfiguration Next Profile 19 6.22. Dynamic Reconfiguration Avalon MM Timeout 6.23. Dynamic Reconfiguration TX Channel Reconfiguration 6.24. Dynamic Reconfiguration RX Channel Reconfiguration 6.25. Dynamic Reconfiguration TX Channel in Reset Acknowledgment 6.26. Dynamic Reconfiguration TX Channel out of Reset 6.27. Dynamic Reconfiguration TX Channel Reset Control Init Status 6.28. Dynamic Reconfiguration TX Channel Source Alarm 6.29. Dynamic Reconfiguration RX Channel in Reset Acknowledgment 6.30. Dynamic Reconfiguration RX Channel out of Reset 6.31. Dynamic Reconfiguration RX Channel Reset Control Init Status 6.32. Dynamic Reconfiguration RX Channel Source Alarm 6.33. Dynamic Reconfiguration Local Error Status
1. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP コアについて
2. インターフェイスの概要
3. パラメーター
4. IP コアを使用しての設計
5. ブロックの説明
6. コンフィグレーション・レジスター
7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ
8. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド改訂履歴

1.3. デバイスファミリーのサポート

表 2.  インテル FPGA IP コアのデバイスサポートのレベル

デバイス・サポート・レベル

定義

Advance

IP コアを使用して、デバイスファミリーのシミュレーションおよびコンパイルを行うことができます。タイミングモデルに含まれる初期エンジニアリング遅延概算は、初期レイアウト後の情報に基づいています。シリコンテストによって実際のシリコンとタイミングモデルの相関が改善されると、タイミングモデルは変わる可能性があります。この IP コアは、システム・アーキテクチャーおよびリソース使用率の検討、シミュレーション、ピン配置、システム・レイテンシー評価、基本的なタイミング評価 (パイプライン見積もり)、および I/O 転送手法 (データパス幅、バースト深度、I/O 規格のトレードオフ) に使用することができます。

Preliminary

IP コアの検証は、デバイスファミリーの暫定タイミングモデルを使用して行われます。IP コアは、デバイスファミリーの機能要件をすべて満たしていますが、タイミング解析はまだ完了していない場合があります。量産デザインで使用することはできますが、注意が必要です。

Final

IP コアの検証は、デバイスファミリーの最終タイミングモデルを使用して行われます。IP コアは、デバイスファミリーの機能要件とタイミング要件をすべて満たしており、量産デザインに使用することができます。

表 3.   F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP コアのデバイス・ファミリー・サポート次の表は、F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP が各インテル FPGA デバイスファミリーに提供するサポートレベルを示しています。

デバイスファミリー

サポート
Intel Agilex® 7

Advance
レベル 2 の表題