インテルのみ表示可能 — GUID: ryb1634021882744
Ixiasoft
1.7. テスト結果に関するコメント
それぞれのテストケースでは、RX JESD204C インテル FPGA IPは同期ヘッダー・アライメント、拡張マルチブロック・アライメントをユーザー・データ・フェーズまで正常に確立します。
データの整合性の問題は、すべての物理レーンに対応するさまざまなレーンレートでのJESDのコンフィグレーションに対するランプチェッカーで観察されていません。また、巡回冗長検査 (CRC) およびコマンド・パリティー・エラーも観察されていません。
一部のJESD204Cコンフィギュレーションで、レーンのデスキュー エラーが発生します。このエラーを回避するには、LEMC オフセット値をプログラムするか、キャリブレーション・スイープ手順でこれを自動化する必要があります。最初の反復は、LEC および RBD オフセットをキャリブレーションするために実行され、最小限のレイテンシを実現し、レーンのデスキュー エラーを回避します。IP コアによって報告される RBD カウントの最大変動は、12 回の電源サイクルにわたって各モードで 1 です。これは予想どおりで、2 RBD カウント以内です。