AN 960: インテル® Stratix™ 10のE-タイルデバイスにおけるJESD204C インテル® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

ID 709330
日付 11/08/2021
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ドキュメント目次

1.3. システム情報

次のシステムレベルの図では、さまざまなモジュールがこのデザインでどのように接続されるかを示しています。

図 3. システム図

このセットアップでは、L = 6、M = 12、およびF = 4であり、トランシーバー・レーンのデータレートは24.75Gbpsです。

Si5341 OUT4は、mgmt_clkに100 MHzクロックを生成します。E-タイル・トランシーバーの基準クロックは多重化され、3つのクロックソースで実行されます。最初のクロックはrefclk_xcvr信号で、FPGA オンボード・オシレーターから供給され、周波数は156.25 MHzです。2番目のクロックはrefclk_xcvr1信号で、Si5341 OUT1クロック・ジェネレーターから供給され、周波数は156.25 MHzです。

Si5341 out4 はmgmt_clkへの100 MHzクロックを生成します。E-タイル・トランシーバーには、LMKオンボード・オシレーター (156.25 MHz)、Si5341 OUT0 (156.25 MHz)、および HMC7044 OUT8 の3つのクロックソースがあります。HMC7044 は、375 MHz のトランシーバー基準クロック周波数を生成します。このクロックはrefclk_xcvr4で、その周波数は Lane Rate*1000/66 です。クロックの切り替えの必要性と手順については、クロックの多重化セクションを参照してください。

また、HMC7044は、JESD204C インテル FPGA IPのコアPLL基準クロック用に 187.5 MHz を生成し、FMC コネクターを介して 11.71875 MHz の周期的な SYSREF 信号を生成します。

JESD204C インテル FPGA IPは二重モードでインスタンス化されますが、レシーバーパスのみが使用されます。FCLK_MULP = 1、WIDTH_MULP = 4、S = 1の場合、コアのPLLは187.5MHzのリンククロックと187.5 Mhzのフレームクロックを生成します。rx_dl_signal信号は、確定的なレイテンシー測定用です。