AN 960: インテル® Stratix™ 10のE-タイルデバイスにおけるJESD204C インテル® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

ID 709330
日付 11/08/2021
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ドキュメント目次

1.4.1.1. 同期ヘッダーのアライメント (SHA)

表 1.  同期ヘッダー・アライメントのテストケース
テストケース 目的 説明 合格基準
SHA.1 リセットシーケンスの完了後にSync Header Lockがアサートされるかを確認します。 次の信号がレジスターから読み取られます。
  • CDR_Lock_XCVR_readyrx_status2 (0x88) レジスターから読み取られます。
  • gear_box_statusrx_status3 (0x8C) レジスターから読み取られます 。
  • jrx_sh_err_statusrx_err_status (0x60) レジスターから読み取られます 。
  • CDR_Lock_XCVR_readyは、レーン数に応じて High にアサートする必要があります。
  • gear_box_statusは各レーンに対応して低くする必要があります。
  • jrx_sh_err_statusは0である必要があります。jrx_sh_err_statusのビットフィールドは、sh_unlock_errrx_gb_overflow_errrx_gb_underflow_errinvalid_sync_headerpcfifo_empty_errpcfifo_full_errr、およびcdr_locked_errをチェックします。
SHA.2 同期ヘッダーロックが達成されて(またはExtended Multi-Block Alignmentフェーズ時)、安定した後にSync Header Lockステータスを確認します。 invalid_sync_headerは、レジスター (0x60[8]) からSync Headerロックステータスが読み取られます。 invalid_sync_headerステータスは 0 である必要があります。