AN 960: インテル® Stratix™ 10のE-タイルデバイスにおけるJESD204C インテル® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート
ID
709330
日付
11/08/2021
Public
1.4.2. レシーバーのトランスポート層 (TL)
レシーバー (RX) JESD204C Intel® FPGA IPおよびトランスポート層を介してペイロード・データ・ストリームのデータの整合性をチェックする際は、ADCはランプ/PRBSテストパターンにコンフィグレーションされます。ADCはまた、JESD204C インテル FPGA IPで設定されているコンフィグレーションと同じコンフィグレーションで動作するように設定されます。FPGAファブリックのランプ/PRBSチェッカーは、ランプ/PRBSデータの整合性を1分間チェックします。RX JESD204C インテル FPGA IPレジスターの rx_err は、0の値に対して1分間にわたって継続的にポーリングされます。
次の図は、データ整合性チェックの概念的なテストのセットアップを示しています。
図 4. ランプ/PRBS15チェッカーを使用するデータの整合性チェック
| テストケース | 目的 | 説明 | 合格基準 |
|---|---|---|---|
| TL.1 | ランプ・テスト・パターンを使用して、データチャネルのトランスポート層のマッピングを確認します。 | Data_mode は Ramp_mode に設定されます。 次の信号は、レジスターを介して読み取られます。
|
|
| TL.2 | PRBS15のテストパターンを使用して、データチャネルのトランスポート層のマッピングを確認します。 | Data_mode は prbs_mode に設定されます。 次の値がレジスターから読み取られます。
|
|