AN 960: インテル® Stratix™ 10のE-タイルデバイスにおけるJESD204C インテル® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

ID 709330
日付 11/08/2021
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ドキュメント目次

1.4.1. レシーバーのデータリンク層

このテスト領域では、同期ヘッダー・アライメント (SHA) と拡張マルチブロック・アライメント (EMBA) のテストケースに対応します。

リンクの起動時、受信機のリセット後、JESD204C インテル FPGA IP デバイスによって送信される同期ヘッダー ストリームの検索を開始します。データ リンク層からの次のレジスターは、テスト中に読み取られ、ログファイルに書き込まれ、TCL スクリプトを介して基準を通過するかどうかが検証されます。