AN 960: インテル® Stratix™ 10のE-タイルデバイスにおけるJESD204C インテル® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

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ID 709330
日付 11/08/2021
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ドキュメント目次
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1. インテル® Agilex™ のE-タイルデバイスにおけるJESD204C インテル FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート
1. インテル® Agilex™ のE-タイルデバイスにおけるJESD204C インテル FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート x
1.1. ハードウェアおよびソフトウェア要件 1.2. ハードウェアの設定 1.3. システム情報 1.4. 相互運用性の方法論 1.5. JESD204C Intel® FPGA IPとADCのコンフィグレーション 1.6. テスト結果 1.7. テスト結果に関するコメント 1.8. AN 960: インテル® Agilex™ のE-タイルデバイスにおけるJESD204C インテル FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポートの改訂履歴 1.9. 付録
1.2. ハードウェアの設定 x
1.2.1. リファレンス・クロックの切り替え
1.2.1. リファレンス・クロックの切り替え x
1.2.1.1. プロシージャー
1.4. 相互運用性の方法論 x
1.4.1. レシーバーのデータリンク層 1.4.2. レシーバーのトランスポート層 (TL) 1.4.3. 決定論的レイテンシー - サブクラス1 (DL)
1.4.1. レシーバーのデータリンク層 x
1.4.1.1. 同期ヘッダーのアライメント (SHA) 1.4.1.2. 拡張マルチブロックのアライメント (EMBA)
1. インテル® Agilex™ のE-タイルデバイスにおけるJESD204C インテル FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート

1.4. 相互運用性の方法論

次の項では、テストの目的、手順、および合格基準について説明します。テストで対応するのは次の領域です。
  • レシーバーのデータリンク層
  • レシーバーのトランスポート層
  • 決定論的レイテンシー (サブクラス1)

セクションの内容
レシーバーのデータリンク層
レシーバーのトランスポート層 (TL)
決定論的レイテンシー - サブクラス1 (DL)

レベル 2 の表題