AN 960: インテル® Stratix™ 10のE-タイルデバイスにおけるJESD204C インテル® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

ID 709330
日付 11/08/2021
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ドキュメント目次

1.2. ハードウェアの設定

JESD204C Intel® FPGA IPは二重モードでインスタンス化されますが、レシーバーパスのみが使用されます。FCLK_MULP = 1、WIDTH_MULP = 4、S = 1の場合、コアのPLLは187.5MHzのリンククロックと187.5 MHzのフレームクロックを生成します。rx_dl_signal信号は、確定的なレイテンシ測定用です。

インテル® Agilex™ 5G/Wireless Development Platform (Production Rev B Edition) は、開発ボードのFMC+コネクターに接続された ADI AD9081 AD9081-FMCA_EBZ EVMと共に使用されます。ADC相互運用性テストのハードウェア・セットアップは、ハードウェアのセットアップの図に示されています。

  • AD9081-FMCA-EBZ EVMは、FMC+ コネクターを介して インテル® Agilex™ 開発ボードから電力を取得します。
  • FPGAのE-タイル・トランシーバー基準クロックは、 インテル® Agilex™ FPGAのオンボード・オシレーター、Silicon Labs Si5341プログラマブル・クロック・ジェネレーター、および HMC7044プログラマブル・クロック・ジェネレーターによって供給されます。
  • オンボードのオシレーターは、AD9081EVM にあるHMC7044プログラマブル・クロック・ジェネレーターに基準クロックを提供します。
  • HMC7044プログラマブル・クロック・ジェネレーターは、AD9081デバイスのリファレンス・クロックを提供します。AD9081デバイスに存在するフェーズ・ロック・ループ (PLL) は、デバイスのリファレンス・クロックから目的のADCサンプリング・クロックを生成します。
  • HMC7044は、必要なレーンレートに従ってE-タイルの基準クロックを提供します。E-タイル基準クロックを切り替える必要性と手順については、クロックの多重化のセクションを参照してください。
  • JESD204C インテル FPGA IPコアPLLリファレンス・クロックは、FMC+コネクターを介してHMC7044プログラマブル・クロック・ジェネレーターによって供給されます。
  • サブクラス1の場合、HMC7044クロック・ジェネレーターは、FMC+コネクターを介して、AD9081デバイスおよびインテル FPGA IPのSYSREF信号を生成します。
  • rx_dl_signal信号は、FPGA の出力とAD9081のADC 0入力の間に、1 本のより線と SMA コネクタ配置を介して接続され、確定的なレイテンシを測定します。ADCは1.5Vまでの電圧を受け入れることができるため、FPGA 出力は ADC0 に直接接続されます。
注: インテル® では、JESD204C インテル FPGA IPのデバイスクロックおよびADCへのサンプリング・クロックを供給するクロック・ジェネレーターによってSYSREFを提供することをお勧めします。
図 1. ハードウェアの設定