1.4.3. 決定論的レイテンシー - サブクラス1 (DL)
決定論的レイテンシー測定ブロックの図における図は、決定論的レイテンシー測定の概念的なテストのセットアップを示しています。HMC7044は、必要な拡張マルチブロックの期間で、AD9081とFPGAのJESD204C インテル FPGA IPの両方に周期的なSYSREFを提供するようにコンフィグレーションされています。
決定論的レイテンシー測定ブロックは、決定論的レイテンシーをチェックします。それには、リンク確立後、または j204c_rx_avst_valid のアサート後に、rx_dl_signal 信号のアサートとすべてのサンプルのMSBビットの論理ORの間のフレームクロック数をRX JESD204C インテル FPGA IPの出力で測定します。
図 5. 決定論的レイテンシー測定ブロックの図
図 6. 決定論的レイテンシー測定のタイミング図
システム図における図のセットアップでは、3つのテストケースを定義し、決定論的なレイテンシーを証明しています。JESD204C インテル FPGA IPは、継続的なSYSREF検出を行います。
テストケース | 目的 | 説明 | 合格基準 |
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DL.1 | FPGA SYSREFの単一の検出を確認します。 | FPGAがSYSREFパルスの最初の立ち上がりエッジを検出することを確認します。
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DL.2 | SYSREFのキャプチャーを確認します。 | FPGAとADCがSYSREFを正しくキャプチャーすることを確認し、LEMカウンターを再起動します。FPGAとADCもまた、繰り返しリセットされます。
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SYSREFが正しくキャプチャーされ、LEMカウンターが再起動している場合、それぞれのリセットでは、rbd_count の値が1から2リンクのクロック内でのみドリフトし、ワーストケースのパワーサイクル変動に対応している必要があります。 |
DL.3 | ユーザー・データ・フェーズ時のデータのレイテンシーを確認します。 | データのレイテンシーがすべてのFPGAおよびADCのリセットとパワーサイクルで一貫していることを確認します (決定論的レイテンシー測定ブロックの図における図 6 図で示されている rx_dl_signal 信号を使用します)。
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リンククロックのカウント値が、少なくとも10回のパワー・サイクル・テストで1から2リンククロック内のみでドリフトしている必要があります。 |