HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

ID 709314
日付 12/13/2021
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2.5.3. トップレベルの共通ブロック

トップレベルの共通ブロックには、トランシーバー・アービター、RX-TXリンクのコンポーネント、およびCPUサブシステムが含まれます。
表 12.  トップレベルの共通ブロック
Module 説明
RX-TXリンク
  • HDMI RXコアからのビデオデータ出力および同期信号は、RXおよびTXビデオ・クロック・ドメイン間でDCFIFOを介してループします。
  • HDMI TXコアの補助データポートは、DCFIFOを移動する補助データをバックプレッシャーを介して制御します。バックプレッシャーにより、補助データポートに不完全な補助パケットがないことを保証します。
  • このブロックはまた、外部フィルタリングを実行します。
    • 補助データストリームからオーディオデータとオーディオクロック再生パケットをフィルタリングし、HDMI TXコアの補助データポートに送信します。
    • HDR (High Dynamic Range) InfoFrameをHDMI RX補助データからフィルタリングし、 Avalon® ストリーミング・マルチプレクサーを介してHDMI TXの補助データにサンプルHDR InfoFrameを挿入します。
CPUサブシステム

CPUサブシステムは、SCDCおよびDDCのコントローラー、およびソース・リコンフィグレーション・コントローラーとして機能します。

  • ソースSCDCコントローラーには、I2Cマスター・コントローラーが含まれています。I2Cマスター・コントローラーは、HDMI 2.0の動作において、SCDCデータ構造をFPGAソースから外部シンクに転送します。例えば、発信データストリームが6,000Mbpsの場合、 Nios® IIプロセッサーはI2Cマスター・コントローラーに対して、シンクのTMDSコンフィグレーション・レジスターのTMDS_BIT_CLOCK_RATIOビットとSCRAMBLER_ENABLEビットを1に更新するように命令します。
  • また、同じI2Cマスターで、DDCデータ構造 (E-EDID) をHDMIソースと外部シンクの間で転送します。
  • Nios® IIのCPUは、HDMIソースのリコンフィグレーション・コントローラーとして機能します。CPUは、RXリコンフィグレーション管理モジュールからの定期的なレート検出に依存して、TXにリコンフィグレーションが必要かを判断します。 Avalon® メモリーマップド・スレーブ・トランスレーターは、 Nios® IIプロセッサーの Avalon® メモリーマップド・マスター・インターフェイスと外部でインスタンス化されたHDMIソースのIOPLLおよびTXネイティブPHYの Avalon® メモリーマップド・スレーブ・インターフェイスとの間のインターフェイスを提供します。
  • 外部シンクを備えるI2Cマスター・インターフェイスを介してリンク・トレーニングを実行します。
IOPLL (vid_clk)
  • IOPLL は以下を実行します。
    • ビデオ クロックを生成します。この IOPLL への基準クロックは 100MHZ クロックです。
    • 225MHZ の固定クロック周波数を提供します。
Avalonシステム・
クロック

この IP は、システム PLL 出力クロックと Tx PLL および Rx CDR 基準クロックを F タイル PMA/FEC Direct PHY IP に接続します。

システム PLL クロック出力は、ネイティブ PMA リカバリ クロックよりも高いクロック周波数で動作するように常に設定されます。

この設計では、クロック周波数は 900MHZ です。