HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

ID 709314
日付 12/13/2021
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2. HDMI 2.1のデザイン例 (Support FRL = 1)

FRLモードのHDMI 2.1のデザイン例は、4つのRXチャネルと4つのTXチャネルで構成される1つのHDMIインスタンスのパラレル・ループバックを示します。
表 5.   インテル® Agilex™ デバイスに向けたHDMI 2.1のデザイン例
デザイン例 データレート チャネルモード ループバック・タイプ

HDMI TX retransmit

12 Gbps (FRL) シンプレックス パラレル、FIFOバッファーあり

機能

  • このデザインでは、FIFOバッファーをインスタンス化し、HDMI 2.1のシンクとソース間で直接HDMIビデオストリームのパススルーを実行します。
  • このデザインには、HDMIのRXおよびTXインスタンスが付属しています。
  • このデザインは、RX-TXリンクモジュールでのDynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリングを示します。
  • このデザインでは、TXに接続されるシンクとRXに接続されるソースの間でFRLレートをネゴシエートします。デフォルトのコンフィグレーションで、デザインでは外部シンクからオンボードのRXにEDIDをパススルーします。 Nios® IIプロセッサーは、TXに接続されているシンクの機能に基づきリンクをネゴシエートします。また、user_dipswオンボードスイッチを切り替え、TXおよびRXのFRL機能を手動で制御することができます。
  • このデザインには、いくつかのデバッグ機能が含まれています。