HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

ID 709314
日付 12/13/2021
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2.5.1.1.1. FRL

FRL モードでは、HDMI TX コアは 40 ビット幅で実行されます。 TX PHY は 64 ビット幅に設定されているため、40 ビットから 64 ビットへのコンバーターが必要です。さらに、レーン間スキュー要件を満たすために、FRL データは 2 回オーバーサンプリングされます。そのため、TX PHY アダプターには、オーバーサンプリングを処理するためのオーバーサンプル ブロックが含まれています。

図 10. FRL モードのブロック図