HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

ID 709314
日付 12/13/2021
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1.1. ディレクトリ構造

ディレクトリーには、 Intel® FPGA IPのデザイン例に向けて生成されるファイルが含まれます。
図 2. デザイン例のディレクトリー構造
表 1.  生成されるRTLファイル
フォルダー ファイル/サブフォルダー
common clock_crosser.v
dcfifo_inst.v
edge_detector.sv
fifo.ip
output_buf_i2c.ip
test_pattern_gen.v
mr_rate_detect.v
tpg_data.v
gxb gxb_rx.ip
gxb_tx.ip
sys_clk.ip
data_converter_40to64.v
data_converter_64to40.v
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
Panasonic.hex
hdmi_tx /hdmi_tx.ip
/hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
pll pll_frl_rx.ip
pll_frl_tx.ip
pll_pixel.ip
pll_vidclk.ip
rxtx_link altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
sdc agx_hdmi2.sdc
jtag.sdc
表 2.  生成されるシミュレーション・ファイル詳細は、シミュレーションのテストベンチのセクションを参照してください。
フォルダー ファイル
aldec /aldec.do
/rivierapro_setup.tcl
mentor /mentor.do
/msim_setup.tcl
synopsys /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
xcelium /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
<cds_libs folder>
common /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/ncsim_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx /hdmi_rx.ip
Panasonic.hex
hdmi_tx /hdmi_tx.ip
表 3.  生成されるソフトウェア・ファイル
フォルダー ファイル
tx_control_src
注: tx_controlフォルダーには、これらのファイルの複製も含まれています。
global.h
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
main.c
pio_read_write.c
pio_read_write.h